厦门理工学院大三EDA课设

课程设计报告

课程名称＿EDA技术与应用课程设计

题目基于DDS的数字移相信号发生器

基于FPGA的等精度频率计

班级＿＿＿

学生姓名＿＿

学号

指导教师＿＿＿＿＿＿

日期＿＿＿＿

基于DDS的数字移相信号发生器

一、课程设计目的

1、进一步熟悉QuartusⅡ的软件使用方法；

2、熟悉利用VHDL设计数字系统并学习LPM ROM的使用方法；

3、学习FPGA硬件资源的使用和控制方法；

4、掌握DDS基本原理，学习利用此原理进行信号发生器的设计。

二、设计内容

1、完成8位输出数据宽度的频率可调的移相正弦信号发生器。

2、完成8位输出数据宽度的移相三角波、方波信号发生器。

3、波形发生器实现幅度可调。

三、基本原理

直接数字频率合成器（DDS）是通信系统中常用到的部件，利用DDS可以制成很有用的信号源。与模拟式的频率锁相环PLL相比，它有许多优点，突出为（1）频率的切换迅速；（2）频率稳定度高。

一个直接数字频率合成器由相位累加器、波形ROM、D/A转换器和低通滤波器构成。DDS的原理框图如下所示：

图1 直接数字频率合成器原理图

其中K为频率控制字，f c为时钟频率，N为相位累加器的字长，D为ROM 数据位及D/A转换器的字长。相位累加器在时钟f c的控制下以步长K作为累加，输出N位二进制码作为波形ROM的地址，对波形ROM进行寻址，波形ROM 输出的幅码S（n）经D/A转换器变成梯形波S（t）,再经低通滤波器平滑后就可以得到合成的信号波形了。合成的信号波形形状取决于波形ROM中存放的幅码，因此用DDS可以产生任意波形。本设计中直接利用D/A转换器得到输出波形，省略了低通滤波器这一环节。

1、频率预置与调节电路

不变量K被称为相位增量，也叫频率控制字。DDS方程为：f0= f c K/2n,f0为输出频率，f c为时钟频率。当K=1时，DDS输出最低频率（也既频率分辩率）

为f c /2n

DDS的最大输出频率由Nyguist 采样定理决定，即f c /2,也就是说K的最大值为2n-1.因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。

2、累加器

相位累加器的原理图如下图

图2 相位累加器原理图

相位累加器由N为加法器与N位寄存器级联构成。每来一个时钟脉冲f c，加法器将频率控制字与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端，寄存器将加法器在上一个时钟作用后所产生的下数据反馈到加法器的输入端；以使加法器在下一个时钟作用下继续频率控制字进行相加。这样，相位累加器在时钟的作用下，进行相位累加，当相位累加器累加满量时，就产生一次溢出，完成一个周期性的动作，这个周期应为u k= 2n / GCD（2N ;k）,其中GCD表示最大公约数。

3、波形存储器

用相位累加器输出的数据作为波形存储器的取样地址进行波形的相位——幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM 相当于把00--- 3600 的正弦信号离散成具有2n样值的序列，若波形ROM有D位数据位，则2n个样值的幅值以D位二进制数值固化在ROM 中，按照地址的不同可以输出相宜相位的正弦信号的幅值。相位----幅值变换原理图如下所示。

图3 相位-幅度变换原理图

4、D/A转换器

D/A转换器的作用是把已经合成的正弦波的数字量转换成模拟量，正弦幅度

量化序列S （n ）经D/A 转换后变成了包络为正弦波的阶梯波S （t ）,S(t)的周期为T=uk*T c.。需要注意的是，频率合成器对D/A 转换器的分辨率有一定的要求，D/A 转换器的分辨率越高，合成的正弦波S （t ）台阶数就越多，输出 波形的精度也就越高。

四、 实验设备

EDA6000实验箱一台、PC 机一台、示波器一台

五、 设计步骤及程序，结果

1、要形成正弦函数信号发生器，要生成SIN 函数。通过C 语言生成正弦函数的MIF 文件。

#include #include"math.h" main() {int i;float s; for(i=0;i<256;i++) {s=sin(atan(1)*8*i/256);

printf("%d : %d;\n",i,(int)((s+1)*255/2));}} 生成MIF 文件

2、然后调用MIF文件在QuartusⅡ中生成SIN函数的VHDL程序LIBRARY ieee;

USE ieee.std_logic_1164.all;

LIBRARY altera_mf;

USE altera_mf.all;

ENTITY sin IS

PORT

(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

clock : IN STD_LOGIC ;

q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

END sin;

ARCHITECTURE SYN OF sin IS

SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0);

COMPONENT altsyncram

GENERIC (address_aclr_a : STRING;

init_file : STRING;

intended_device_family : STRING;

lpm_hint : STRING;

lpm_type : STRING;

numwords_a : NATURAL;

operation_mode : STRING;

outdata_aclr_a : STRING;

outdata_reg_a : STRING;

widthad_a : NATURAL;

width_a : NATURAL;

width_byteena_a : NATURAL);

PORT (clock0 : IN STD_LOGIC ;

address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

END COMPONENT;

BEGIN

q <= sub_wire0(7 DOWNTO 0);

altsyncram_component : altsyncram

GENERIC MAP (address_aclr_a => "NONE",