13任意进制分频器
74系列芯片功能总汇
74系列芯片功能总汇1.基本逻辑门芯片：-74LS00：四输入与非门-74LS02：四输入与门-74LS04：六反相器门-74LS08：四输入与门-74LS32：四输入或门2.触发器芯片：-74LS74：双D触发器-74LS76：双JK触发器3.移位寄存器芯片：-74LS95：四位并行存储器-74LS164：八位串行输入并行输出移位寄存器4.计数器芯片：-74LS90：十进制计数器-74LS93：二进制计数器-74LS191：四位并行访问计数器5.译码器/编码器芯片：-74LS138：三到八译码器-74LS148：八到三译码器-74LS151：八输入多路选择器6.多路开关芯片：-74LS151：八输入多路选择器-74LS153：双四输入多路选择器-74LS157：四输入数据选择/多功能门7.模拟开关芯片：-74LS240：八位双向缓冲器-74LS541：八位缓冲/驱动器8.显示驱动芯片：-74LS47：BCD-七段LED显示驱动器9.存储器芯片：-74LS85：四位二进制比较器-74LS86：四输入异或门-74LS138：三到八译码器10.时序逻辑芯片：-74LS121：单稳态多谐振荡器-74LS123：可编程多谐振荡器-74LS125：四路三态缓冲器11.数据选择器/复用器芯片：-74LS151：八输入多路选择器-74LS153：双四输入多路选择器12.数据驱动器芯片：-74LS244：八位缓冲/驱动器13.时钟频率分频器芯片：-74LS390：双五位二进制分频器14.辅助功能芯片：-74LS368：八位全通滤波器-74LS393：双四位二进制计数器15.存储器扩展芯片：-74LS670：四位四进制加法器-74LS688：八位比较器/译码器16.控制器芯片：-74LS592：八位可移位输入存储器-74LS595：八位移位存储器这些仅仅是74系列芯片中的一小部分，并且还有许多其他功能的芯片未被列举出来。
CD4000系列说明
CD40xx，那个“xx”有很多，CD系列门电路CD4000 双3输入端或非门CD4001 四2输入端或非门CD4002 双4输入端或非门CD4007 双互补对加反向器CD4009 六反向缓冲／变换器CD4011 四2输入端与非门CD4012 双4输入端与非门CD4023 三2输入端与非门CD4025 三2输入端与非门CD4030 四2输入端异或门CD4041 四同相／反向缓冲器CD4048 8输入端可扩展多功能门CD4049 六反相缓冲/变换器CD4050 六同相缓冲／变换器CD4068 8输入端与门／与非门CD4069 六反相器CD4070 四2输入异或门CD4071 四2输入端或门CD4072 双4输入端或门CD4073 三3输入端与门CD4075 三3输入端或门CD4077 四异或非门CD4078 8输入端与非门／或门CD4081 四2输入端与门CD4082 双4输入端与非门CD4085 双2路2输入端与或非门CD4086 四2输入端可扩展与或非门CD40104 TTL至高电平CMOS转换器CD40106 六施密特触发器CD40107 双2输入端与非缓冲／驱动器CD40109 四低-高电平位移器CD4501 三多输入门CD4052 六反向缓冲器（三态输出）CD4503 六同相缓冲器（三态输出）CD4504 6TTL或CMOS同级移相器CD4506 双可扩展AIO门CD4507 四异或门CD4519 4位与／或选择器CD4530 双5输入多数逻辑门CD4572 四反向器加二输入或非门加二输入与非门CD4599 8位可寻址锁存器***************************************************触发器CD4013 双D触发器CD4027 双JK触发器CD4042 四锁存D型触发器CD4043 四三态R-S锁存触发器（“1”触发）CD4044 四三态R-S锁存触发器（“0”触发）CD4047 单稳态触发／无稳多谐振荡器CD4093 四2输入端施密特触发器CD4098 双单稳态触发器CD4099 8位可寻址锁存器CD4508 双4位锁存触发器CD4528 双单稳态触发器(与CD4098管脚相同，只是3、13脚复位开关为高电平有效）CD4538 精密单稳多谐振荡器CD4583 双施密特触发器CD4584 六施密特触发器CD4599 8位可寻址锁存器*************************************************** 计数器CD4017 十进制计数/分配器CD4020 14位二进制串行计数器/分频器CD4022 八进制计数/分配器CD4024 7位二进制串行计数器/分频器CD4029 可预置数可逆计数器（4位二进制或BCD码）CD4040 12二进制串行计数器/分频器CD4045 12位计数／缓冲器CD4059 四十进制N分频器CD4060 14二进制串行计数器/分频器和振荡器CD4095 3输入端J-K触发器（相同J-K输入端）CD4096 3输入端J-K触发器（相反和相同J-K输入端）CD40110 十进制加／减计数／锁存／7端译码／驱动器CD40160 可预置数BCD加计数器（异步复位）CD40161 可预置数4位二进制加计数器(R非＝0时，CP上脉冲复位）（异步复位）CD40162 可预置数BCD加计数器（同步复位）CD40163 可预置数4位二进制加计数器(R非＝0时，CP上脉冲复位）（同步复位）CD40192 可预置数BCD加/减计数器CD40193 可预置数4位二进制加/减计数器CD4510 可预置BCD加/减计数器CD4516 可预置4位二进制加/减计数器CD4518 双BCD同步加计数器CD4520 双同步4位二进制加计数器CD4521 24级频率分频器CD4522 可预置数BCD同步1/N加计数器CD4526 可预置数4位二进制同步1/N加计数器CD4534 实时与译码计数器CD4536 可编程定时器CD4541 可编程定时器CD4553 3数字BCD计数器CD4568 相位比较器／可编程计数器CD4569 双可预置BCD／二进制计数器CD4597 8位总线相容计数／锁存器CD4598 8位总线相容可建地址锁存器***************************************************译码器CD4511 BCD锁存/7段译码器/驱动器CD4514 4位锁存/4-16线译码器CD4515 4位锁存/4-16线译码器（负逻辑输出）CD4026 十进制计数/7段译码器（适用于时钟计时电路，利用C端的功能可方便的实现60或12分频）CD4028 BCD-十进制译码器CD4033 十进制计数/7段译码器CD4054 4位液晶显示驱动CD4055 BCD-7段码／液晶驱动CD4056 BCD-7段码／驱动CD40102 8位可预置同步减法计时器（BCD）CD40103 8位可预置同步减法计时器（二进制）CD4513 BCD-锁存／7端译码／驱动器（无效“0”不显）CD4514 4位锁存／4线—16线译码器（输出“1”）CD4515 4位锁存／4线—16线译码器（输出“0”）CD4543 BCD-锁存／7段译码／驱动器CD4544 BCD-锁存／7段译码／驱动器——波动闭锁CD4547 BCD-锁存／7段译码／大电流驱动器CD4555 双二进制4选1译码器／分离器（输出“1”）CD4556 双二进制4选1译码器／分离器（输出“0”）CD4558 BCD-7段译码CD4555 双二进制4选1译码器/分离器CD4556 双二进制4选1译码器/分离器（负逻辑输出）***************************************************移位寄存器CD4006 18位串入—串出移位寄存器CD4014 8位串入/并入—串出移位寄存器CD4015 双4位串入—并出移位寄存器CD4021 8位串入/并入—串出移位寄存器CD4031 64位移位寄存器CD4034 8位通用总线寄存器CD4035 4位串入/并入—串出/并出移位寄存器CD4076 4线D型寄存器CD4094 8位移位／存储总线寄存器CD40100 32位左移／右移CD40105 先进先出寄存器CD40108 4×4多端口寄存器阵列CD40194 4位并入／串入—并出／串出移位寄存器（左移／右移）CD40195 4位并入／串入—并出／串出移位寄存器CD4517 64位移位寄存器CD45490 连续的近似值寄存器CD4562 128位静态移位寄存器CD4580 4×4多端寄存器***************************************************模拟开关和数据选择器CD4016 四联双向开关CD4019 四与或选择器【Qn=(An*Ka)+(Bn*Kb)】CD4051 单八路模拟开关CD4052 双4路模拟开关CD4053 三2路模拟开关CD4066 四双向模拟开关CD4067 单十六路模拟开关CD4097 双八路模拟开关CD40257 四2选1数据选择器CD4512 八路数据选择器CD4529 双四路／单八路模拟开关CD4539 双四路数据选择器CD4551 四2通道模拟多路传输*************************************************** 运算电路CD4008 4位超前进位全加器CD4019 四与或选择器【Qn=(An*Ka)+(Bn*Kb)】CD4527 BCD比例乘法器CD4032 三路串联加法器CD4038 三路串联加法器（负逻辑）CD4063 四位量级比较器CD4070 四2输入异或门CD4585 4位数值比较器CD4089 4位二进制比例乘法器CD40101 9位奇偶发生器／校验器CD4527 BCD比例乘法器CD4531 12位奇偶数CD4559 逐次近似值码器CD4560 “N”BCD加法器CD4561 “9”求补器CD4581 4位算术逻辑单元CD4582 超前进位发生器CD4585 4位数值比较器***************************************************存储器CD4049 4字×8位随机存取存储器CD4505 64×1位RAMCD4537 256×1静态随机存取存储器CD4552 256位RAM***************************************************特殊电路CD4046 锁相环集成电路CD4532 8位优先编码器CD4500 工业控制单元CD4566 工业时基发生器CD4573 可预置运算放大器CD4574 比较器、线性、双对双运放CD4575 双／双预置运放／比较器CD4597 8位总线相容计数／锁存器CD4598 8位总线相容可建地址锁存器用带有置1端和置0端的触发器，如74HCT74、CD4013（D触发器），CD4027（JK 触发器），还有计数器和译码器等。
分频器的计算和调整方法
分频器的计算和调整方法1．计算顺序目前大部分资料介绍的计算方法是以扬声器额定阻抗为定值求得分频频率的LC值，然后在试音时调整参数。
实践证明这种方法计算结果与最后的调整参数误差太大，因为其阻抗会随着频率的升高而增大。
虽然在扬声器两端并联RC串联谐振回路可使其阻抗稳定在额定阻抗附近，但是在业余条件下无专用仪器，分频元件越多，相移越大，所以这两种方法不可取。
事实说明以扬声器在分频点处的阻抗为定值，求得分频频率的LC 值准确度较高。
本文以常见的双中低音倒相箱为例，介绍采用12dB/oct-6dB降落点交叉的二分频网络的计算方法。
根据高低音扬声器的参数，分频点取3kHz。
用数字万用表测得高音直流电阻Ro=7.6Ω，电感量L=0.52mH。
用数字万用表测得双中低音并联直流电阻Ro=3.7Ω，并联电感量L=0.57mH，2．调整方法将扬声器装入音箱，选用大4P接线盒和双线分音法。
把扬声器和接线盒内接线焊好。
分频器采用外接搭焊方式，这样调整方便。
附表所列是用数字频率表测得的《雨果金碟（一）》17—45段的讯号频率。
虽然有一定的误差，但是作为调整分频器使用已经足够。
在正常听音音量状态下，播放测试讯号时，发现分频距2.5kHz~4kHz处声压较高。
把其中一只音箱高音同相连接，用合并功放的平衡旋钮反复比较分频点及其他各点声压，无明显差别。
通过以往多次制作分频器的经验，说明这不是计算值偏差较大。
其主要原因是在业务条件下无法得到扬声器的频响曲线图。
分频点落在高低音的峰点上，包括扬声器装入箱体后对频响曲线的影响。
那么现在该调整高音的分频网络还是低音的分频网络呢？根据扬声器的参数得知，高音灵敏度为91dB，中低音为89dB。
当两只中低音并联使用时，阻抗为4Ω，使高音灵敏度下降。
另外，试听时距扬声器LOCm处可听到高音在2.5kHz处被衰减的声压，2kHz 处已听不到。
由于其频响低端达1.5kHz，说明分频网络正确。
而中低频扬声器在4kHz处仍然有较高声压。
分频器
分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。
正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
对于任何一个N次分频器，在输入信号不变的情况下，输出信号可以有N种间隔为2π/N的相位。
这种现象是分频作用所固有无关，称为分频器输出相位多值性。
分频器-原理从电路结构来看，分频器本质上是由电容器和电感线圈构成的LC滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻此低频信号；低音通道正好想反，它只让低音通过而阻此高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。
在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。
由于现在的音箱几乎都采用多单元分频段重放的设计方式，所以必须有一种装置，能够将功放送来的全频带音乐信号按需要划分为高音、低音输出或者高音、中音、低音输出，才能跟相应的喇叭单元连接，分频器就是这样的装置。
如果把全频带信号不加分配地直接送入高、中、低音单元中去，在单元频响范围之外的那部分“多余信号”会对正常频带内的信号还原产生不利影响，甚至可能使高音、中音单元损坏。
分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。
功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。
要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。
数电-时序逻辑电路 计数器
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
VHDL语言实现的任意整数分频器
VHDL语言实现的任意整数分频器fpga中，一般外接的晶振是50Mhz,如果电路中一个模块需要25mhz时钟，那么进行一个2分频，这个是相当容易的，下面是一种方法，还有可以用一个二进制计数器实现。
process(clk)--clk输入时钟；beginif(rst = '0') then --rst复位信号；clkout <= '0';elsif(clk;event and clk = '1')thenclkout <= not clk;end if;end process;但是如果实现一个三分频呢？是不是3分频器应该是每1.5的clock就0变1、1变0，但问题来了，哪来的1.5个clock?计数器并不能产生1.5!正源触发与负源触发的间隔时间刚好是0.5个clock?所以我们产生两个clock，一个是posedge clk，一个是negedge clk，最后将两个clock做or，这样就可以产生出0.5个clock了。
下面给出代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clk_div_n isport(clk : in std_logic;rst : in std_logic;clkout :out std_logic);end clk_div_n;architecture rtl of clk_div_n isconstant n : integer range 0 to 10 := 6; --这里的n可以是任意值，当然要大于1.signal clk_p : std_logic;signal clk_n : std_logic;signal cnt_p : integer range 0 to n;signal cnt_n : integer range 0 to n;beginprocess(clk_p, clk_n)beginif((n mod 2) = 0)thenclkout <= clk_p;elseclkout <= clk_p or clk_n;end if;end process;process(clk, rst)beginif(rst = '0') thencnt_p <= 0;elsif(clk'event and clk = '1') thenif(cnt_p = n-1) thencnt_p <= 0;elsecnt_p <= cnt_p + 1;end if;end if;end process;process(clk, rst)beginif(rst = '0') thenclk_p <= '0';elsif(clk'event and clk = '1')thenif (cnt_p < (n/2)) thenclk_p <= '1';elseclk_p <= '0';end if ;end if;end process;process(clk, rst)beginif(rst = '0') thencnt_n <= 0;elsif(clk'event and clk = '0')thenif(cnt_n = n-1) thencnt_n <= 0;elsecnt_n <= cnt_n + 1;end if;end if;end process;process(clk, rst)beginif(rst = '0') thenclk_n <= '0';elsif(clk'event and clk = '0')thenif (cnt_n < (n/2)) thenclk_n <= '1';elseclk_n <= '0';end if ;end if;end process;end rtl;接下来我给出对应的testbench::有兴趣可以用make a simulation in modelsim LIBRARY ieee ;USE ieee.std_logic_1164.all ;USE ieee.std_logic_arith.all ;USE ieee.std_logic_unsigned.all ;ENTITY clk_div_n_tb ISEND clk_div_n_tb;ARCHITECTURE clk_div_tb_arch OF clk_div_n_tb ISSIGNAL clkout : std_logic ;SIGNAL rst : std_logic := '0' ;SIGNAL clk : std_logic := '1' ;COMPONENT clk_div_nPORT (clk : in std_logic ;rst : in std_logic ;clkout : out std_logic);END COMPONENT ;BEGINprocessbeginwait for 50ns;clk <= not clk;end process;rst <= '1' after 200ns;test:clk_div_nPORT MAP (clk => clk,rst => rst,clkout => clkout) ;END clk_div_tb_arch;。
分频器的设计
学号:课程设计题目分频信号发生器的分析与设计学院自动化学院专业电气工程及自动化班级姓名指导教师月日课程设计任务书学生:专业班级:题目:分频信号发生器的分析与设计要求完成的主要任务:〔包括课程设计工作量及其技术要求，以及说明书撰写等具体要求〕1. 设:有一输入方波信号f0〔<1MHz〕。
要求输出信号:f1=f0/N，N通过键盘输入。
2. 画出简要的硬件原理图，编写程序。
3. 撰写课程设计说明书。
容包括:摘要、目录、正文、参考文献、附录〔程序清单〕。
正文局部包括:设计任务及要求、方案比较及论证、软件设计说明〔软件思想，流程，源程序设计及说明等〕、程序调试说明和结果分析、课程设计收获及心得体会。
时间安排:12月26日----- 12月28 日查阅资料及方案设计12月29日----- 01 月0 2日编程01月03日-----0 1月07 日调试程序01月08日----- 01月09日撰写课程设计报告. -指导教师签名: 年月日系主任〔或责任教师〕签名: 年月日目录1设计任务及要求11.1设计任务11.2设计要求12.分频信号发生器原理22.1系统原理框图的设计22.2分频器原理说明33.系统方案设计与论证33.1方案一:基于51单片机的分频器设计33.1.1 51单片机最小系统设计33.2方案二:基于8086CPU的分频器的设计63.2.1 8086CPU简介63.2.2 8255并行I/O 芯片83.2.3 8253计数器83.3方案比较与选择104．软件设计114.1 软件流程图114.2源程序11总结体会16参考文献17附录17摘要利用89C51的计数功能,按输出要求,通过计数功能实现分频的功能。
采用这种方法，简单实用。
原理相对简单，可操作性强。
其中还简单的介绍了如何利用8253实现分频的功能。
通过比照介绍，突出利用89C51实现分频器的优越性。
最优设计方案为外部信号源将信号送给51单片机计数输入引脚T0(P3.4)，通过设置部的16进制计数器的计数初值来到达计数分频的效果，当计数器计满后产生中断，通过I/O产生上下电平来模拟产生方波信号，到达了预期分频的效果。
分频系数可调的分频器
基础工程设计(论文)说明书题目：分频系数可调的分频器院（系）：电子工程与自动化学院专业：光电信息工程学生姓名：***学号：**********指导教师：***2013年9月13日目录引言 (1)1 设计任务和要求 (1)1.1 设计要求 (1)1.2 设计思想和原理 (1)2 系统方案 (1)2．1 方案论证与选择 (1)3 系统框图 (1)4 硬件设计 (2)4.1 计数器的分频部分 (2)4.2 反馈电路部分 (2)4.3 后级信号处理 (3)4.4 显示分频系数部分 (3)5 系统调试及测定 (3)5.1 硬件调试方法及过程 (3)5.1.1 调试仪器 (3)5.1.2 调试过程 (3)5.2 调试及评定 (4)5.2.1 系统的调试 (4)5.2.2 仿真理论值 (4)6 实际结果测量及分析 (5)7 结论 (6)谢辞 (7)参考文献 (8)附录 (9)附录一电路原理图 (9)附录二设计PCB图 (10)附录三元件清单 (11)分频系数可调的分频器引言:分频器是数字系统设计中的一种基本电路。
通常用于对某个给定的频率进行分频，以得到我们所需要的频率。
根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。
在同一个设计中有时要求多种形式的分频。
由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。
在本课题中要求的是可调系数的分频器，我们可以实现可调的偶数分频系数的非等占空比的分频器，较为简单实用。
采用计数器和门电路即可实现课题的要求。
1 设计任务和要求1.1 设计要求1) 分频系数在一定范围可调；2) 拟定分频器的组成框图；3) 画出分频器的整机逻辑电路图；4) 设计并安装各单元电路，要求PCB布线整齐、美观，便于调试。
1.2 设计思想和原理：通过计数器计数脉冲的个数，设置计数器的进制，从而产生计数脉冲，然后计数脉冲通过D触发器的二分频整形输出，形成稳定的方波输出。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
计数器原理
计数器原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。
1、用D触发器构成异步二进制加法/减法计数器图1 3位二进制异步加法器如上图1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。
图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：图3 74LS90的引脚排列图表1 74LS90的功能表3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图4 74LS192的引脚排列及逻辑符号（a ）引脚排列 (b) 逻辑符号图中：PL 为置数端，U CP 为加计数端，D CP 为减计数端，U TC 为非同步进位输出端，TC为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、DQ2、Q3为数据输出端。
其功能表如下：表2 74LS192的功能表4、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。
1、计数器的逻辑功能
典型集成计数器
1、同步四位二进制（十六进制）加法计数器SN74163
CLK R LD EP ET 工作模式
0 X X X 同步置 零
1 0 X X 同步预置数
X 1 101
保持
X 1 1 X 0 保持（C=0）
1 1 1 1 加法计数
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0
C
1 fQ0 2 fCP
1 0 X X 同步预置数
X 1 101
保持
X 1 1 X 0 保持（C=0）
1 1 1 1 加法计数
注：逻辑符号和引脚排列与74163完全相同
小结
•掌握计数器的分类及特点。 •掌握集成计数器74LS163、74LS160的逻辑功能。
作业
补充：查阅集成手册看懂74LS191、74LS190的逻辑功能。
◆ 保持功能
当R’=LD’=1、EP• ET=0时，Q3Q2Q1Q0保持不变。
◆ 进位信号C
C= ET·Q3Q2Q1Q0
只有在ET=1且Q3Q2Q1Q0=1111时，C=1，表明下一个CLK 上升沿到来时将会有进位产生。
实现二进制加法计数功能：
计数
Q3Q2Q1Q0
0000 0001
1
EP Q0 Q1 Q2 Q3 C
1 ET
74163
LD 1
74ls161引脚图与管脚功能表资料之欧阳文创编
74ls161引脚图与管脚功能表资料时间：2021.03.12 创作：欧阳文74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，：<74ls161引脚图>管脚图介绍：时钟CP和四个数据输入端P0~P3清零/MR使能CEP，CET置数PE数据输出端Q0~Q3以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET)输入输出C R CP LD EP ET D3D2D1D0Q3 Q2Q1Q00 Ф Ф Ф Ф Ф Ф Ф Ф 0 0 0 01 ↑ 0 Ф Ф d c b a d c b a1 ↑ 1 0 Ф Ф Ф Ф Ф Q3 Q2Q1Q01 ↑ 1 Ф 0 Ф Ф Ф Ф Q3 Q2Q1Q01 ↑ 1 1 1 Ф Ф Ф Ф 状态码加1<74LS161功能表>从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。
当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D 2，D1，D0的状态一样，为同步置数功能。
而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。
74LS161还有一个进位输出端CO，其逻辑关系是CO= Q 0·Q1·Q2·Q3·CET。
合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
任意数(整数、小数)分频器
任意数（整数、小数）分频器一、分频原理1．1偶数倍分频偶数倍分频通过计数器计数是很容易实现的。
如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。
以此循环下去。
这种方法可以实现任意的偶数分频。
1．2奇数倍分频奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。
即是在计数值在邻近的1和2进行了两次翻转。
这样实现的三分频占空比为1/3或者2/3。
要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。
归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。
与此同时进行下降沿触发的模N 计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。
两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
如图1-1所示，是一个3分频器的仿真时序图。
图1-1 3分频器时序图1．3小数分频小数分频有很多方法，基本原理都是一样，在若干分频周期中，使某几个周期多计或少计一个数，从而在整个周期的总体平均意义上获得一个小数分频比。
设：K为分频系数；N为分频系数的整数部分；X为分频系数的小数部分；M为输入脉冲个数；P为输入脉冲个数；n为小数部分的位数。
电子科技大学现代电子综合实验频率计实验报告讲解
实验报告学生：学院：专业：学号：指导老师：目录一、实验名称： (3)二、实验目的： (3)三、实验任务： (3)四、实验原理： (3)1.分频器： (4)①功能 (4)②实现： (4)2.闸门选择 (5)①功能 (5)②实现 (5)3.门控电路： (6)①功能： (6)②实现 (7)4.计数器： (8)①功能 (8)②实现 (8)5.锁存器： (9)①功能 (9)②实现 (9)6.扫面显示 (9)①功能 (9)②实现 (9)7.top顶层文件 (10)①功能： (10)②实现： (10)8.管脚的配置： (11)六、误差分析： (13)1. 原因 (13)2.减小误差 (13)七、实验结论： (14)八、程序附录： (14)1.分频器： (14)2.闸门选择： (15)3.门控电路： (16)4.计数器： (17)5.锁存器： (19)6.扫面显示： (20)7.top程序： (21)一、实验名称：基于FPGA的数字频率计的设计二、实验目的：学习VHDL语言并使用它完成频率计的设计，使学生不断的加深对VHDL描述语言的掌握，以及不断总结由软件来实现硬件的特点，学会程序与芯片的对接，为以后的工作和更进一步的学习学习打好基础。
三、实验任务：基于FPGA采用硬件描述语言VHDL，在软件开发平台ISE上设计出一个数字频率计，使用ModelSim仿真软件对VHDL程序做仿真并下载到芯片完成实际测量。
要求：其频率测量范围为10Hz～10MHz，测量结果用6只数码管显示。
有三个带锁按键开关(任何时候都只能有一个被按下)被用来选择1S、0.1S和0.01S三个闸门时间中的一个。
有两只LED，一只用来显示闸门的开与闭，另一只当计数器溢出时做溢出指示。
四、实验原理：频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟（本实验采用50MHz的石英振荡器作为基准时钟），对比测量其他信号的频率。
通常情况下计数每秒内待测信号的脉冲个数，此时我们称闸门时间为1S，闸门时间也可以大于或小于1S。
任意进制计数器
比较：用74161实现十二进制计数器。
解：74161是具有异步清零和同步置数功能的加法计时器。
①异步清“0”法
SM＝S12 即Q3Q2Q1Q0＝1100
1
ET Q0 Q1 Q2 Q3 C
EP
1
74LS161 LD
&
CP
> CP D0 D1 D2
D3 RD
②同步置数法
预置数：D3D2D1D0=0000 1 SM-1＝S11 即Q3Q2Q1Q0＝1011ຫໍສະໝຸດ F21JQ3
C = Q0nQ3n
1K F3
RD
＆C
CP = CP0 , CP1 = CP3 = Q0n , CP2 = Q1n
电路的状态方程；
Qn+1 = (J Qn + KQn )CP + Qn CP
Q n+1 0
=
Q0nCP0
+
Q0n CP0
Q n+1 1
=
Q1n Q3nCP1
+
Q1n CP1
制计数器。
芯片级联的方式：
①串行进位方式：以低位片的进位输出信号C作为高位片的时钟 输入信号CP 。 ②并行进位方式：以低位片的进位输出信号C作为高位片的工作 状态控制信号EP和ET。
例5 试用中规模集成四位二进制同步计数器74161实现模100 计数。
SM-1 = S 99
（99）10 = （01100011）2
1．当M<N时：应使计数过程中跳过N－M个状态,在M个状态中循环即可。 1）置零法（清零法或复位法）－－适用于有清“0”输入端 的集成计数器。 基本思路：计数器从全“0”状态S0开始计数，计满M个状态后产 生清“0”信号，使计数器恢复到初态S0。
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数字电路-13任意进制分频器实验一． 实验目的1. 掌握任意进制分频器的设计方法。
2. 掌握同步计数器74LS161多级级联的方法。
3. 研究不同连接方式时对分频数的影响。
二． 实验原理分频器和计数器是数字电路和自动控制电路中极重要的一种单元电路，分频器由最 高位输出分频模数，计数器由其内部各级触发器输出不同的计数模数。
随着中规模电路的出现，分频器的设计方法，主要是合理灵活应用计数器芯片，实现任意进制分频。
74LS161是一种四位二进制可预置的同步加法计数器，图13-1是其引脚图,表13-1 是其功能表。
图13-1 74LS161-163引脚图 图13-2 7分频电原理图表13-1 74LS161功能表从功能表中可知，当清零端C R =“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”， 为异步复位功能。
当C R =“1”且L D =“0”时，在CP 脉冲上升沿作用后，74LS161的输出端Q 3、Q 2、Q 1、Q 0的状态分别与并行数据输入端D 3，D 2，D 1，D 0的状态相同，为同步置数功能。
而当C R =L D =“1”、EP 、ET 中有一个为“0”时，计数器不计数，输出端状态保持不变。
只有当C R =L D =EP=ET=“1”、CP 脉冲上升沿作用后，计数器加1。
此外74LS161还有一个进位输出端C O ，其逻辑关系是C O = Q 3Q 2Q 1Q 0 ET 。
合理应用计数器的清零功能和置数功能，一片74LS161可以构成16以下的任意进制 分频器。
（1）用异步清零功能设计16以下任意进制分频器图13-2是构成7分频的电原理图。
图中每个时钟（CP ）脉冲作用后，74LS161就加“1”，当Q2=Q1=Q=“1”时，74LS20输入全“1”、输出为“0”。
计数器立即复位并重新开始计数。
74LS161输出端随时钟脉冲输入的变化规律列于表13-2。
每输入7个时钟脉冲，复位控制与非门的输出端就有一个很窄的负脉冲，脉冲的宽度约为2tpd时间。
同理可列表13-3，表示不同分频数时复位控制与非门输入端和74LS161输出端的连接规律，四输入与非门的多余输入端接高电平。
异步复位时在Q3、Q2、Q1、Q输出端上可能会出表13-3 与非门输入端与分频数的关系表（2）利用同步置数法实现16位以下的任意进制分频图13-3是由74LS161和74LS04组成的9分频器，利用进位信号CO反相后产生预置数控制信号。
在CP脉冲作用后，74LS161就加1。
当Q3=Q2=Q1=Q=ET=“1”时，进位端CO输出为“1”，反相后使74LS161的置位控制端LD有效，计数器进入置数准备状态。
当下一个时钟脉冲上升沿到达时，数据输入端D3、D2、D1、D的数据被置入内部触发器，完成置数功能。
LD端的脉冲频率为计数时钟的9分频，负脉冲宽度为一个时钟周期。
利用进位信号CO同步置数的电路分频数N为N=D—3×23+D—2×22+ D—1×21+D—×20+1 （13-1）式中D3、D2、D1、D接地时为“0”，否则为“1”。
例如图13-3中，D3=“0”，D2=D1=D=“1”，代入13-1式中可得分频数为N= 0×23+1×22+1×21十1×20+1=9表13-4列出了图13-3在每个时钟脉冲CP作用下Q3，Q2，Q1，Q和CO的输出的状态。
图13-3 9分频电原理图表13-4 图13-3中74LS161的输出状态表（3）255以下分频器当分频数要求在17～256之间时，可以采用两片4位二进制（模16）的加计数器74161级联。
级联后计数器的模相乘，分频数为256。
然后可以采用反馈复位或反馈置数方法减少分频数，但要注意级联后的计数器成为一个整体，复位控制或预置控制必须对两片同时作用。
二进制加计数器的级连原则是：当低位计数器从最大编码值状态复位为全“0”状态（溢出）时产生进位，使高位计数器加1。
进位方式分异步和同步两种：①异步进位方式——低位计数器的进位信号控制高位计数器的计数脉冲输入端。
同异步二进制计数器的设计方式类似，根据计数器的时钟触发方式，在低位计数器状态码从最大值复“0”瞬间，选择合适的输出为高位计数器提供有效的计数脉冲边沿。
如果计数器本身有进位输出信号，可利用进位信号的后沿使高位计数器加1。
要注意进位信号有效沿与计数器触发方式的匹配。
②同步进位方式——低位计数器的进位信号控制高位计数器的使能。
只有当低位计数器溢出前（最大有效状态码时），高位计数器的使能才有效，下一个计数脉冲使低位计数器复位同时使高位计数器加1。
所以同步进位方式只适用于具有使能控制的集成计数器。
同样要注意进位信号有效电平与计数器使能有效电平的匹配。
(a)(b)图13-4 18分频原理图和波形图图13-4（a）中两片计数器74LS161采用了同步进位方式，#174LS161的进位输出Co控制#274LS161的使能ET。
仅当#174LS161状态计到全“1”时，其进位CO1=Q3.Q2.Q1.Q.ET=“1”，才能使#274LS161的使能有效加1。
即#1计数器每16个脉冲状态循环一次，使#2计数器加1。
所以，两片74161级联后构成模为16×16=256的计数器电路。
若根据二进制位权标注各输出位序，#174LS161的输出为Q3、Q2、Q1、Q，#274LS161的输出为Q 7、Q6、Q5、Q4。
由式13-1可知，利用计数器进位信号Co实现同步反馈置数的分频率计算式为：N=D—7×27+D—6×26+D—5×25+D—4×24+D—3×23+D—2×22+D—1×21+D—0×20+1 （13-2）其中D7～D4是#274LS161的预置数，D3～D是#174LS161的预置数。
改变两片74LS161置数端的状态D7～D0可很方便地改变分频数。
根据图13-4(a)电路，其预置数D7～D=“11101110”，代入13-2，得分频数为N=20+24+1=18图13-4(a)电路的工作和预置数过程列于表13-5，两片74LS161的CO波形如图13-4(b)所示。
三．实验预习要求1.复习并掌握任意进制分频器的工作原理。
2.熟悉74LS161的引脚，正确理解74LS161的真值表。
3.按实验内容分别设计好电路原理图，并绘制好实验记录所需要的表格。
四．实验内容及步骤1. 利用74LS161的清零端（CR）设计一个12分频器。
当时钟频率为1Hz时，用发光二极管显示74LS161Q3～Q的输出状态，并填入表13-6中。
2. 利用74LS161的置数端（LD）设计一个12分频器。
当时钟频率为1Hz时，用发光二极管显示74LS161Q3～Q的输出状态，并填入表13-6中。
当时钟频率为10kHz时，观察并记录CO与CP的波形。
3. 用两片74LS161和74LS04设计33和23分频器，输入时钟频率为10kHz时，观察CP脉冲、CO1和CO2的波形。
4. 当分频器为23时，把#274LS161的EP和ET对调，观察并记录CP脉冲、CO1和CO2的表13-6 12分频电路74LS161输出端状态五．实验设备和器材名称数量型号1.双踪示波器1台学校自备2.函数信号发生器1台学校自备3.直流电源1台5V4.适配器1只SD128B5.14芯IC插座2只SD1436.16芯IC插座2只SD1447.4位输入器1只SD1018.4位输出器1只SD102B9.石英振荡器1只SD126B10.集成芯片若干74LS04 74LS20 74LS16111.连接导线若干P212.实验用6孔插件方板297mm×300mm六．实验思考题1.试设计一个分频数为350的分频器电路，画出电原理图。
2.用74LS161设计一个模24的二位十进制计数器。
3.试解释实验时记录在表4-4-6中CR和CO的状态。
七．实验报告要求1.按实验要求检查结果，记录波形，填好表格。
2.分析用74LS161实现12分频的两种电路的特点，试讨论适用范围。
3.理论分析实验内容的结果。