13任意进制分频器

数字电路-13

任意进制分频器实验

一． 实验目的

1. 掌握任意进制分频器的设计方法。

2. 掌握同步计数器74LS161多级级联的方法。

3. 研究不同连接方式时对分频数的影响。

二． 实验原理

分频器和计数器是数字电路和自动控制电路中极重要的一种单元电路，分频器由最 高位输出分频模数，计数器由其内部各级触发器输出不同的计数模数。随着中规模电路的出现，分频器的设计方法，主要是合理灵活应用计数器芯片，实现任意进制分频。

74LS161是一种四位二进制可预置的同步加法计数器，图13-1是其引脚图,表13-1 是其功能表。

图13-1 74LS161-163引脚图 图13-2 7分频电原理图

表13-1 74LS161功能表

从功能表中可知，当清零端C R =“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”， 为异步复位功能。当C R =“1”且L D =“0”时，在CP 脉冲上升沿作用后，74LS161的输出端Q 3、Q 2、Q 1、Q 0的状态分别与并行数据输入端D 3，D 2，D 1，D 0的状态相同，为同步置数功能。而当C R =L D =“1”、EP 、ET 中有一个为“0”时，计数器不计数，输出端状态保持不变。只有当C R =L D =EP=ET=“1”、CP 脉冲上升沿作用后，计数器加1。此外74LS161还有一个进位输出端C O ，其逻辑关系是C O = Q 3Q 2Q 1Q 0 ET 。

合理应用计数器的清零功能和置数功能，一片74LS161可以构成16以下的任意进制 分频器。

（1）用异步清零功能设计16以下任意进制分频器

图13-2是构成7分频的电原理图。图中每个时钟（CP ）脉冲作用后，74LS161就

加“1”，当Q

2=Q

1

=Q

=“1”时，74LS20输入全“1”、输出为“0”。计数器立即复位并重

新开始计数。74LS161输出端随时钟脉冲输入的变化规律列于表13-2。每输入7个时钟脉冲，复位控制与非门的输出端就有一个很窄的负脉冲，脉冲的宽度约为2t

pd

时间。同理可列表13-3，表示不同分频数时复位控制与非门输入端和74LS161输出端的连接规律，

四输入与非门的多余输入端接高电平。异步复位时在Q

3、Q

2

、Q

1

、Q

输出端上可能会出

表13-3 与非门输入端与分频数的关系表

（2）利用同步置数法实现16位以下的任意进制分频

图13-3是由74LS161和74LS04组成的9分频器，利用进位信号C

O

反相后产生预置

数控制信号。在CP脉冲作用后，74LS161就加1。当Q

3

=Q

2

=Q

1

=Q

=ET=“1”时，进位端CO输出为“1”，反相后使74LS161的置位控制端LD有效，计数器进入置数准备状态。

当下一个时钟脉冲上升沿到达时，数据输入端D

3

、D

2

、D

1

、D

的数据被置入内部触发器，完成置数功能。LD端的脉冲频率为计数时钟的9分频，负脉冲宽度为一个时钟周期。利

用进位信号C

O

同步置数的电路分频数N为

N=D—

3

×23+D—

2

×22+ D—

1

×21+D—

×20+1 （13-1）

式中D

3

、D

2

、D

1

、D

接地时为“0”，否则为“1”。例如图13-3中，D

3

=“0”，D

2

=D

1

=D

=“1”，代入13-1式中可得分频数为

N= 0×23+1×22+1×21十1×20+1=9

表13-4列出了图13-3在每个时钟脉冲CP作用下Q

3

，Q

2

，Q

1

，Q

和C

O

的输出的状态。

图13-3 9分频电原理图

表13-4 图13-3中74LS161的输出状态表

（3）255以下分频器

当分频数要求在17～256之间时，可以采用两片4位二进制（模16）的加计数器74161级联。级联后计数器的模相乘，分频数为256。然后可以采用反馈复位或反馈置数方法减少分频数，但要注意级联后的计数器成为一个整体，复位控制或预置控制必须对两片同时作用。

二进制加计数器的级连原则是：当低位计数器从最大编码值状态复位为全“0”状态（溢出）时产生进位，使高位计数器加1。进位方式分异步和同步两种：

①异步进位方式——低位计数器的进位信号控制高位计数器的计数脉冲输入端。同异步二进制计数器的设计方式类似，根据计数器的时钟触发方式，在低位计数器状态码从最大值复“0”瞬间，选择合适的输出为高位计数器提供有效的计数脉冲边沿。

如果计数器本身有进位输出信号，可利用进位信号的后沿使高位计数器加1。要注意进位信号有效沿与计数器触发方式的匹配。

②同步进位方式——低位计数器的进位信号控制高位计数器的使能。只有当低位计数器溢出前（最大有效状态码时），高位计数器的使能才有效，下一个计数脉冲使低位计数器复位同时使高位计数器加1。所以同步进位方式只适用于具有使能控制的集成计数器。同样要注意进位信号有效电平与计数器使能有效电平的匹配。

(a)

(b)

图13-4 18分频原理图和波形图