集成电路课程设计——锁相环
锁相环电路的设计及相位噪声分析
和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。
这里取相位裕度为６０度。
同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。
最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。
根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。
图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。
通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。
该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。
冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。
ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。
下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。
首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。
、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。
锁相环ppl电路设计
锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。
关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。
课程设计锁相环面包板
课程设计锁相环面包板一、教学目标本课程的学习目标包括知识目标、技能目标和情感态度价值观目标。
知识目标要求学生掌握锁相环的基本原理、结构和应用；技能目标要求学生能够使用面包板进行锁相环电路的搭建和调试；情感态度价值观目标要求学生培养对电子技术的兴趣和好奇心，提高学生的实践能力和创新意识。
二、教学内容教学内容主要包括锁相环的基本原理、结构和应用。
首先，介绍锁相环的基本原理，包括锁相环的工作原理、锁相环的组成部分和锁相环的性能指标。
然后，讲解锁相环的结构，包括锁相环的模拟结构和数字结构。
接着，介绍锁相环的应用，包括锁相环在无线通信、数字电视和雷达等领域的应用。
三、教学方法为了激发学生的学习兴趣和主动性，本课程采用多种教学方法。
首先，采用讲授法，向学生讲解锁相环的基本原理、结构和应用。
其次，采用讨论法，引导学生进行思考和讨论，提高学生的理解和分析能力。
再次，采用案例分析法，分析锁相环在实际应用中的具体案例，帮助学生更好地理解和应用知识。
最后，采用实验法，让学生亲自动手进行锁相环电路的搭建和调试，提高学生的实践能力和创新能力。
四、教学资源为了支持教学内容和教学方法的实施，本课程准备了一系列的教学资源。
教材方面，选择《电子技术》等相关教材，为学生提供系统性的理论知识。
参考书方面，推荐《锁相环技术》等参考书，为学生提供更深入的知识拓展。
多媒体资料方面，制作了锁相环原理动画、锁相环电路实验视频等，为学生提供直观的学习材料。
实验设备方面，准备了面包板、锁相环芯片、信号发生器等实验设备，为学生提供实践操作的机会。
五、教学评估本课程的教学评估采用多元化的方式，全面客观地评价学生的学习成果。
评估方式包括平时表现、作业和考试。
平时表现主要评估学生在课堂上的参与程度、提问回答和团队协作等情况。
作业包括课后练习和实验报告，评估学生对知识的掌握和应用能力。
考试包括期中和期末考试，采用闭卷考试形式，评估学生的综合理解和应用能力。
锁相环的原理,电路构成,及其在电路设计中作用
锁相环的原理,电路构成,及其在电路设计中作用锁相环的原理，电路构成，及其在电路设计中作用锁相环鉴相器环路滤波器锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
构成：锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
在电路设计中的作用：自动完成两个电信号的相位的同步。
锁相环:为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复!达到锁频的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
锁相环由鉴相器、环路滤波器和压控振荡器组成。
鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud 。
Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。
Uc作用于压控振荡器的结果是把它的输出振荡频率f。
拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。
维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。
锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用.由于锁定情形下（即完成捕捉后）,该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差,所以很形象地称其为锁相器。
集成电路课程设计——锁相环CD4046设计频率合成器
集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。
计算电路元件参数并选取元件O组装焊接电路。
调试并测量电路性能。
确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。
图中Rf使F1工作于线性放大区。
晶体的等效电感，Cl> C2构成谐振回路。
C1、C2可利用器件的分布电容不另接。
Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。
如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz信号从14脚输入。
3脚4脚接N分频电路，即40103分频电路。
集成电路锁相环及其应用电路设计.pptx
相位锁定。
wi
wo
wo
1
锁相环路基本组成方框图
第2页/共18页
压控振荡器
压控振荡器是一个电压-频率变换装置,在环路
中 作 为 被 控 振 荡 器 , 它 的 振 荡 频 率 应 随 输 入 控 制 电 ωV(t)
压 Uc(t) 线 性 地 变 化 （ 在 一 定 范 围 内 ） ， 可 用 线 性
without frequency
offset）.
8
固有振荡频率f第v9与页/共R181页,C1的关系
锁相环电路的应用
倍频：
i 鉴相器
i (t )
'
y
yn
环路 滤波器
分频器
÷ｎ
压控 y
振荡器 y (t )
wi
wy n
9
wy nwi
第10页/共18页
锁相环电பைடு நூலகம்的应用
分频：
i 鉴相器
i (t )
方程来表示
即
ωV(t)=ωV + KV Uc(t)
当Uc(t)=0时，VCO的固有振荡频率为ωV 。
ωV
Uc(t)
wi
wo
wo
2
锁相环路基本组成方框图
第3页/共18页
wi
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wo
锁相环路基本组成方框图
输入信号和输出信号的相位关系
系统的瞬时相差θe(t)=θ1(t)-θ2(t)
3
第4页/共18页
wi wo
VCO输出频率的高低由低通滤波器输出的平均电压Uc大小决定。VCO的输出 Uo接至相位比较器的一个输入端，外部输入信号Ui与来自VCO的输出信号Uo相 比较，经过相位比较器产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差， 经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。这个平均值电压Uc朝 着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信
锁相环
锁相环（PLL）讲义1、相环的分类锁相环可分为模拟锁相环和数字锁相环。
本篇主要介绍3种锁相环器件：模拟：低频LM567（NE567）、高频NE564数字：CD4046此外，由于模拟锁相环与数字锁相环在原理上的区别不是很大，因此我们以数字锁相环为主来论述锁相环的基本原理。
2、锁相环的基本原理锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图2.1所示。
图 2.1锁相环的基本原理压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui 与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
鉴相器是相位比较装置，它比较输入信号和压控振荡器输出信号的相位，输出反映了输入参考信号与VCO输出信号之间的相位差信息。
模拟锁相环输出两信号相位差的误差电压，数字鉴相器输出两信号相位差的脉冲信号。
环路滤波器是一个低通滤波器，它滤除相差信号中的高频成分和噪声后，得到压控电压，以保证环路所要求的性能，增加环路的稳定性。
3VCO锁相电路
实验三VCO锁相环电路1一、实验目的：1、掌握VCO压控振荡器的基本工作原理，加深对基本锁相环工作原理的理解。
2、熟悉锁相环数字频率合成器的电路组成与工作原理。
3、掌握锁相环的基本原理4、掌握锁相式数字频率合成器的设计二、实验电路工作原理：锁相环是无线电发射中使用频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL集成电路，压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL 集成电路所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL集成电路的电压输出端的电压发生变化去控制VCO，直到相位差恢复，图3-1 VCO电路原理图达到锁频的目的，能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
VCO电路原理图如图3-1所示。
1、4046锁相环芯片介绍4046锁相环的功能框图如图2所示，外线排列管脚功能简要介绍：第1引脚（PD03）：相位比较器2输出的相位差信号，为上升沿控制逻辑。
第2引脚（PD01）：相位比较器1输出的相位差信号，它采用异或门结构，即鉴相特性，为PD01=PD11 PD12第3引脚（PD12）：相位比较器输入信号，通常PD为来自VCO参考信号。
第4引脚（VCO0）：压控振荡器的输出信号。
第5引脚（INH）：控制信号输入，若INH为低电平，则允许VCO工作和源极跟随器输出：若INH为高电平，则相反，电路将处于功耗状态。
第6引脚（CI）：与第7引脚之间接一电容，以控制VCO的振荡频率。
第7引脚（CI）：与第6引脚之间接一电容，以控制VCO的振荡频率。
第8引脚（GND）：接地。
第9引脚（VCO1）：压控振荡器的输入信号。
2第10引脚（SF0）：源极跟随器输出。
第11引脚（R1）：外接电阻至地，分别控制VCO的最高和最低振荡频率。
第12引脚（R2）：外接电阻至地，分别控制VCO的最高和最低振荡频率。
第13引脚（PD02）：相位比较器输出的三态相位差，它采用PD11、PD12上升沿控制逻辑。
锁相环电路设计
锁相环的原理2007-01-23 00:241．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
锁相环集成电路设计
锁相环集成电路设计嘿，朋友们！今天咱就来聊聊锁相环集成电路设计这档子事儿。
你说这锁相环集成电路啊，就像是一个神奇的魔法盒子。
它能把那些杂乱无章的信号变得乖乖听话，整整齐齐地排好队。
就好比一个调皮的孩子，被老师好好管教后变得乖巧懂事了。
咱设计这玩意儿的时候，可得像个细心的工匠，一点一点雕琢。
每个元件的选择，就像给房子选砖头，得挑质量好的，不然房子可就不结实啦！布线呢，就跟给城市规划道路似的，得合理安排，不能这儿堵那儿塞的。
你想想看，如果设计不好，那会出啥乱子呀？信号就跟没头苍蝇似的到处乱撞，那可不行！咱得让它按照咱的想法，稳稳当当、顺顺利利地跑。
在这个过程中，经验可太重要啦！就跟老司机开车一样，开得多了，啥路况都见过，自然就得心应手啦。
要是没经验，那可就像刚学开车的新手，手忙脚乱的。
还有啊，测试也不能马虎。
这就好比给刚做好的衣服检查有没有线头一样，得仔细再仔细。
要是有个小毛病没发现，等用起来出问题了，那不就傻眼啦？设计锁相环集成电路也得有耐心，不能着急。
就像炖一锅好汤，得小火慢慢炖，急不得。
要是火大了，汤就烧干啦，那可就全白费功夫了。
而且啊，这可不是一个人能搞定的事儿，得团队合作。
大家各显神通，把自己的本事都拿出来，一起攻克难题。
这就像一场足球比赛，每个人都有自己的位置和任务，只有配合好了，才能赢得比赛。
你说，要是咱能设计出一个超级厉害的锁相环集成电路，那得多有成就感啊！就跟登上了珠穆朗玛峰似的，那感觉，爽歪歪！总之，锁相环集成电路设计可不是一件容易的事儿，但只要咱用心、细心、有耐心，再加上团队的力量，就一定能把它搞定！让那些信号都乖乖听咱的话，为我们所用！怎么样，是不是觉得很有意思呀？那就赶紧行动起来吧！。
毕业设计论文：PLL锁相环电路
摘要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。
本次毕业设计的主要任务是，采用0.18μm CMOS工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL锁相环电路，设计重点为PLL锁相环电路的版图设计，设计工具为Laker。
本论文介绍了PLL锁相环电路的基本原理以及其完整的版图设计结果。
本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。
关键词：PLL锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.18μm CMOS工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目录摘要 (1)Abstract (2)第1章绪论 (4)1.1 锁相技术的发展 (4)1.2 锁相环路的主要特性 (4)1.3 PLL锁相环的应用领域 (5)第2章基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成 (7)2.2 锁相环工作原理 (7)2.3 鉴相器 (8)2.3.1 鉴频鉴相器（PFD） (9)2.3.2 鉴频鉴相器设计 (10)2.4 环路滤波器 (10)2.5 压控振荡器 (11)第3章关于COMS锁相环的版图设计 (12)3.1 电路设计 (12)3.2 版图设计 (12)3.2.1 版图设计规则检查 (13)3.2.2 注意事项 (13)3.3 锁相环的版图设计 (15)第4章结束语 (17)参考文献 (18)致谢 (19)第1章绪论1.1锁相技术的发展锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。
锁相环
如今，数字电路，特别是大规模集成数字电路技术的发展，给通信技术领域的发展提供了更有力的支持。
各种电子产品潮水般涌现入各个领域。
电子线路以其制作简单、易于控制、可靠性强、体积小、成本低廉等优点，以广泛应用于各个行业，电子产品无处不在，电子技术无处不用。
随着新器件的不断面市，新电路出现了更多的新功能，新的设计如雨后春笋般涌现！电子系统设计的多样化和复杂化的发展趋势，推动着EDA（电子设计自动化）软件的发展和完善进程。
传统的实现载波提取的部件通常是由CMOS 集成电路构成4046数字锁相环，中小规模TTL 集成电路74系列构成平方律部件和分频电路。
这类的载波提取部件工作频率低，可靠性差。
正因为大规模数字电路的发展，现在可将数字锁相环，平房律部件以及分频器直接写入FPGA，完成载波提取的功能。
现场可编程门阵列(FPGA)的出现是超大规模集成电路技术和计算机辅助设计技术发展的结果。
FPGA 器件集成度高、体积小，具有通过用户编程实现专门应用的功能。
他允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。
使用FPGA 器件可以大大缩短系统的研制周期，减少资金投入。
更吸引人的是，采用FPGA 器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。
FPGA 器件成为研制开发的理想器件，特别适合产品地样机开发和小批量生产，因此有时人们也把FPGA 称为可编程的ASIC。
另一方面，20世纪90年代以后高精密度PLD 在生产工艺、器件地编程和测试技术等方面都有了飞速的发展。
例如CPLD 的集成度一般可达数千甚至上万门，ALTERA 公司推出的EPM9560，其单密度达到12000个可用门，包括多达50个宏单元，216个用户I/O 引脚，并能提供15ns 的脚至脚延时，16位计数器的最高工作频率为118MHZ。
可编程逻辑器件的技术的高速发展。
锁相环
1.引言从1932年，de Bellescize实现第一个锁相环，提出同步检波理论开始，人们就在不断探索锁相环技术的应用。
但直到20世纪70年代，由于集成电路技术高速发展，集成锁相环技术逐渐兴起，锁相环的成本逐渐降低，功能逐渐完善，才为锁相环技术的应用提供了广阔的空间。
到目前为止，在通信雷达、测量仪表、航天航海、计算机以及工业、地质等等技术领域，广泛的应用锁相环进行滤波，频率合成，调制解调等工作。
随着数字电子技术逐渐成熟，数字锁相环也随之兴起。
大量涌现的数字锁相环在数字载波信号传输同步，位同步，相干解调技术等方面应用广泛。
但是数字锁相环的出现一开始其实是一个半模拟的电路，电路中还是有一部分模拟器件，模拟器件就会受到温度和电压等因素的影响，为了解决这些问题，出现了全数字锁相环技术。
全数字锁相环精度高，不会受到电压和温度的影响，可预设锁相环的中心频率和环路带宽，易于构建高阶锁相环。
随着集成电路技术的发展，锁相环的频率不断提高，而且还可以把整个系统制造成SOC，将锁相环电路制作成一个功能IP核嵌入SOC中构成片内锁相环。
同时随着FPGA和CPLD等技术的快速发展，全数字锁相环的实现方法和性能指标也得到了很快的发展和很大的提高。
锁相环技术虽然已经80多年的发展历史，但锁相环技术的应用领域也在不断扩大，不断发展的高科技对锁相环技术的性能要求也在不断提高，国内外许多电路设计工程师都在对锁相环技术进行持续研究以获得新的锁相环结构来满足不同场合的性能需要。
区别于传统的全数字锁相环，本文在电路中加入N值控制电路，着重讨论两个方面的问题，一是对锁相状态进行监测，通过对异或门鉴相器输出波形dout 的监测来判断锁相环是否已进入锁定状态；二是对N分频器的N值制作了一个N值产生模块，通过高频时钟对输入信号fin的高电平时间进行采样，产生出系统实际需要的N值，大大方便了锁相环在带宽范围内对任意频率的输入信号的频率跟踪。
2. 系统方案经典的数字锁相环（DPLL）是一个半模拟的电路。
笫7章--锁相环路4
▪ 频率漂移严重（因存在多普勒效应与振荡器中心频率不稳）。
例如：频率为100MHZ，多普勒频移为 3KHZ。
▪ 信标信号本身频带宽度较窄。约为6HZ左右。 若使用普通接收机，带宽至少6KHZ左右。接收机带宽比信号 带宽大1000倍，接收的噪声大1000倍，在接收机解调器前的信 噪比－10～－30dB。信号被噪声淹没。
VCO--变流式电容充放电VCO, R1 C1 决定VCO中心频率 滤波器—滤波电容外 接。 VCO输出端与鉴相器反馈输入端是断开的
集成锁相环NE565介绍(续2) NE565 PLL内部电路
集成锁相环NE565介绍(续3) 利用附录中PLL的宏模型对NE565进行PSPICE仿真
R1＝12 K， C1 ＝10NF ,VCOf0＝2.5KHz， VCO的压控灵敏度为1KHz/V左右。 Rf为片内电阻，其值为3.6 K，电容外接
PLL的基本特性与应用举例
PLL的基本特性 （1）优良的窄带滤波特性 －－普通滤波器无法实现 PLL锁定时，位于输入信号频率附近的干扰成分将以低频干扰 形式进入环路，而绝大部分的干扰会受到环路滤波器低通特性 的抑制，使误差信号得到平滑不再抖动，VCO输出得到提纯。 环路对干扰的抑制作用就相当于一个很窄的高频带通滤波器， 它的带宽可以做得很窄。另一方面，由于PLL能自动跟踪输入 信号频率，以保证窄带的实现。而普通滤波器无法跟踪。
（2）优良的载波跟踪和调制跟踪特性
无论输入信号是已调制或未调制的，只要含有载波分量，
用载波跟踪环可获得频率稳定度很高的载波。
集成电路(锁相环)构成的频率解调器讲解
实验十集成电路(锁相环构成的频率解调器一、实验目的1.了解用锁相环构成调频波的解调原理。
2.学习掌握集成电路频率调制器/解调器系统的工作原理。
二、预习要求1.查阅有关锁相环内部结构及工作原理。
2.弄清锁相环集成电路与外部元器件之间的关系。
三、实验仪器1.双踪示波器2.频率计3.万用表4.实验板G5四、实验电路说明图10-1为565(PLL 单片集成电路的框图及管脚排列,锁相环内部电路由相位鉴别器、压控振荡器、放大器三部分构成,相位鉴别器由模拟乘法器构成,它有二组输入信号,一组为外部管脚②、③输入信号e 1,其频率为f1;另一组为内部压控振荡器产生信号e 2,经④脚输出,接至⑤送到相位鉴别器,其频率为f2,当f1和f2差别很小时,可用频率差代表两信号之间的相位差,即f1- f2的值使相位鉴别器输出一直流电压,该图10-1 565(PLL 的框图及管脚排列电压经⑦脚送至VCO 的输入端,控制VCO ,使其输出信号频率发生变化f2发生变化,这一过程不断进行,直至f2= f1为止,这时称为锁相环锁定。
输入输入VCO 输出频率F2相位鉴别器VCO 输入参考电压输出VCO 控制电压时基电阻时基电容+VCC五、实验内容实验电路见图10-2图10-2 565(PLL构成的频率解调器正弦波解调器调R P使其中VCO的输出频率f0(A点:即④⑤脚为50KHz。
先按实验九的实验内容2(2a的要求获得调频方波输出信号(③脚,要求输入的正弦调制信号e m为:VP-P=0.8V,f=1KHz,然后将其接至565锁相环的IN 输入端,调节566的R P1(逆时针旋转使R最小,用双踪示波器观察并记录566的输入调制信号e m和565“B”点的解调输出信号。
-课程设计二锁相环设计
引言锁相环路（PLL）是一种能跟踪输入信号相位的闭环自动控制系统。
它在无线电技术的各个领域得到了很广泛的应用。
最初，DeBellescize于1932年提出同步检波理论，首次公开发表了对锁相环路的描述，但并未引起普遍的重视。
直至1947年，锁相环路才第一次应用于电视接收机水平和垂直扫描的同步。
从此，锁相环路开始得到了应用。
由于技术上的复杂性以及较高的成本，应用锁相环路的领域主要在航天方面，包括轨道卫星的测速定轨和深空探测等。
性能要求较高的精密测量仪器和通信设备有时也用到它。
到70年代，随着集成电路技术的发展，逐渐出现了集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能主件，这就为锁相技术在更广泛的领域应用提供了条件。
至今，普遍应用锁相技术的主要有调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等等。
随着数字技术的发展，相应出现了各种数字锁相环路，它们在数字信号传输的载波同步、位同步、相位解调等方面发挥了重要的作用。
锁相环路所以能得到如此广泛的应用，是由其独特的优良性能所决定的。
它具有载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的参考振荡器锁定，可作提供一系列频率高稳定的频率源；可进行高精度的相位与频率测量等等。
它具有调制跟踪特性，可制成高性能的调制器解调器。
它具有低门限特性，可大大改善模拟信号和数字信号的解调质量。
1 锁相环的基本知识1.1 锁相环的原理锁相环就是自动控制完成同步。
能够实现两个电信号相位同步的自动控制系统叫做锁相环路，简称锁相环。
锁相环是一个系统跟踪另一个系统的装置，更精确的说，就是一个系统中由振荡器产生的输出信号在频率和相位上与参考信号或输入信号同步。
当输入信号和环路的输出信号存在相位差的时，在锁相环控制机构的控制下，VCO 的输出信号和PD 的输入信号的相差减至最小。
因此，在这个控制系统中，输出信号相位其实是锁定到参考信号或输入信号的相位上的。
集成电路课程设计——锁相环CD4046设计频率合成器
集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。
计算电路元件参数并选取元件O组装焊接电路。
调试并测量电路性能。
确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。
图中Rf使F1工作于线性放大区。
晶体的等效电感，Cl> C2构成谐振回路。
C1、C2可利用器件的分布电容不另接。
Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。
如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz信号从14脚输入。
3脚4脚接N分频电路，即40103分频电路。
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学号：110800316 姓名：苏毅坚指导老师：罗国新
2011年1月
锁相环CD4046设计频率合成器
实验目的：设计一个基于锁相环CD4046设计频率合成器
范围是10k~100K，步进为1K
设计和制作步骤：
确定电路形式，画出电路图。
计算电路元件参数并选取元件。
组装焊接电路。
调试并测量电路性能。
确定电路组成方案
原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率f1，
经固定分频后（M分频）得到
基准频率f1’，输入锁相环的相
位比较器（PC）。
锁相环的VCO
输出信号经可编程分频器（N分频）
后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率)
当N变化时，就可以得到一系列的输出频率f2。
设计方法
（一）、振荡源的设计
用CMOS与非门和1M晶体组成
1MHz振荡器，如图14。
图中Rf 使
F1工作于线性放大区。
晶体的等效
电感，C1、C2构成谐振回路。
C1、
C2可利用器件的分布电容不另接。
F1、F2、F3使用CD4049。
（二）、N分频的设计
N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻
（三）、1KHZ标准信号源设计（即M分频的设计）
根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518（共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz
的标准信号。
如下图所示：
（四） 4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz 信号从14脚输入。
3
脚4脚接N分频电路，即40103分频电路。
13脚接低通滤波器。
本设计中，M固定，N可变。
基准频率f’1
定为1KHz，改变N值，使N=1~999，则可产生
f2=1KHz—999KHz的频率范围。
锁相环锁存范围：
fmax=100KHz
fmin=1KHz
使用相位比较器PC2
由下图大概确定由VDD=5V选定，R1=10K，
R2=无穷大,即不接，得约
C1=600p左右。
由T1=R3*C2 右边公式
C2≈300pF，R3=10KΩ
由上述分析可得总设计电路图：
电路板制作
根据设计出来的原理图，用alter designer 进行Pcb的设计，得出Pcb如下图。
画完检查下板看是否有错，如果没有错就直接进行PCb的制作，将板制作完成后，将电路上的元件焊接下去，检查是否有虚焊、漏焊。
焊完成品如下图当一切完成后最后进行板的调试。
调试步骤：
本实验电路采用分模块设计，所以调试时采用分模块调试，每个模块调试成功后，将整个电路进行连接，最终得到实验总电路，最后进行测试输出结果。
首先测试的是晶振模块，接入+5V电源，测试晶振模块输出，用示波器进行检测，当示波器显示输出2Mhz方波时，表示输出正常。
接下来测试1000分频器4518，4518由两个10进制分频器组成，两片构成1000分频。
当4518输出2KHz 时，表示该模块正常。
接下来测试双D触发器模块，由于D触发器，两个D触发器构成4分频，当输出结果为500Hz 时，表示正常。
再测试40103分频器模块，40103为8为二进制分频器，将上面4518的2K信号输入进行测试，当输出的频率与拨码开关值加一再乘以两倍时，表示一切正常。
最后将几个模块联合起来，进行测试4046锁相环的测试，调节4046振荡器频率上的电位器，使输出波形稳定，即上锁。
调节低通滤波器电位器，使输出波形的频率的截至频率在100K左右时，调试完成。
测试结果：
拨动拨码盘，测输出频率
拨码盘输出频率f（Hz）
00000001 00010000
00000010 00100000
00000100 01000000
00001000 10000000
心得体会：
开始时，输出一直没有信号然后我分模块检查电路，一级一级的检查。
首先我先检查了振荡源，M分频，N分频及锁相环模块，先确定是那个模块出了问题。
检查结果发现振荡源不起振，经过认真检查了电路，后来发现晶振坏了。
2、振荡源起振后，输出仍然没有信号
1）检查M分频，用示波器观察4518各级分频器的输出信号，输出结果为1KHz，显然M分频模块正常工作。
2）检查锁相环部分，断开4046的鉴相器输入端（3）脚和4522的连线，让4046的（3）、（4）脚短接，即不分频。
4046的（14）脚输入几KHz～几百KHz 的CMOS信号，4046的（4）脚输出信号能跟踪（14）脚输入信号，所以锁相部分也正常。
3）检查N分频，用函发源直接给4522的输入端输入100kHZ信号，把拨码盘拨为100，观察输出信号是否为1KHz，结果发现没有输出信号，可以判断问题是出在N分频部分，然后搭成单级电路的方法检查每片4522是否正常，再接成级
联的，拨盘开关置为100多，用示波器可以观察到分频器的输入、输出波形。
总之，经过分模块的检测，电路的排查，我们发现了好多的问题，主要是pcb电路布线的问题：电路板上好多管脚该连接的没有连接，应该是在设计pcb 的是后过急所引起的。
于是，我们将所发现的问题进行解决，之后再次的调试，这次我们的振荡模块、M分频模块及N分频模块都工作成功，但是关键的锁相环模块还是存在问题。
带着这些问题，我们回到宿舍。
经过进一步的排查检测，我们再次发现了一条少接的线，重新接上后，锁相环开始工作了，但是频率只能锁到12K。
于是，我们查看锁相环原理，进一步改进我们锁相环的外围参数。
这一次我们终于成功啦：我们的锁定范围2K～110KHz，步进1K！看到我们测试结果，我们非常的高兴，再一次体会到了辛勤工作奋斗的结果！。