基于FPGA高速数据采集的解决方案

基于FPGA 高速数据采集的解决方案于　1,肇云波2(1.贵州大学通信工程学院　贵州贵阳　550003;2.沈阳理工大学　辽宁沈阳　110168)摘　要:随着接口速度和带宽的不断提高,有必要对高速数据采集问题进行研究。

如何在高接口速率的情况下正确采集到有效的数据,成为目前要解决的问题。

解决此问题的方法是采用Xilinx Virtex 4FP GA 的ChipSync 或Altera Stratix ⅡFP GA DPA (动态相位调整)两种不同技术,并介绍了Altera DPA 技术在高速源同步接口的实际设计过程。

使用这两种技术的结果是在数据速率达到1Gb/s 时,完成对有效数据的正确采集。

关键词:源同步;FP GA ;ChipSync ;DPA中图分类号:TP355+14 文献标识码:B 文章编号:1004373X (2007)0514504High Speed Data Acquisition B ased on FPG AYU Xuan 1,ZHAO Yunbo 2(munication Engineering College ,Guizhou University ,Guiyang ,550003,China ;2.Shenyang Ligong University ,Shenyang ,110168,China )Abstract :With the interface speed and bandwidth is constantly increasing ,it is important to undertake a study of high 2speed data acquisition.How to collect the high rate of correct data effective is the current problem should be solved.One way is using Chip Sync of FP GA Xilinx Virtex4or DPA (dynamic phase adjustment )of the Altera Stratix ⅡFP GA which are two different technical approaches.We introduced the actual design process of Altera DPA technology in high 2speed source syn 2chronous interfaces.The results of using both techniques show that it could complete the effective collection of the correct data at 1Gb/s data rates.K eywords :source synchronization ;FP GA ;Chip Sync ;DPA收稿日期:20060726 当前,越来越多的通信系统工作在很宽的频带上,对于保密和抗干扰有很高要求的某些无线通信更是如此。

随着信号处理器件的处理速度越来越快,数据采样的速率也变得越来越高,在某些电子信息领域,要求处理的频带要尽可能宽,动态范围要尽可能大,以便得到更宽的频率搜索范围,获取更大的信息量。

因此,通信系统对信号处理前端的A/D 采样电路提出了更高的要求,即希望A/D 转换速度快而采样精度高,以便满足系统处理的要求[1]。

随着系统时钟的不断提高,系统同步的收发两端的时钟延迟不能得到有效地解决,因此提出采用源同步接口设计的解决方案。

在数据接口速度和带宽的不断提高,数据有效窗口不断缩减的情况下,源同步接口无法采集到正确数据,因此在信号余量不断缩减的情况下,采用Xilinx Virtex 4FP GA 或Altera Stratix ⅡFP GA 的两种不同技术解决如何正确地采集数据的问题是有效的,并在SPI 412高速源同步接口上得到广泛的应用。

1　系统同步与源同步的简述1.1　系统同步与源同步系统同步中多个部件在同一个系统时钟下同步工作,各个部件之间的通道只传递数据,数据的时序关系以系统时钟为参考,在常见的电子系统中通常采用系统同步设计方式。

系统同步设计具有部件间各系统全局同步工作的特点,但是在部件之间高速传递数据时接口收发两端的时延比较难确定,因此不太适合高速的芯片间的接口设计。

源同步系统中每两个部件之间数据单项或双向传递,在和数据同向的传递方向上同时传一个和数据保持特定相位关系的参考时钟,在数据的源端,参考时钟和数据保持确定的相位关系,而在数据的目的端,另外一个部件可以根据参考时钟的相位来准确捕获对应的数据。

源同步接口是相对系统同步接口而言的,通常存在于两个芯片之间的局部,他的时钟和数据之间关系是局部的、是准确的,时延模型得到了进一步的简化,因此非常适合高速芯片间的接口设计。

随着系统互连的带宽的需求的不断增长,源同步接口逐渐成为主流,得到了广泛的应用。

目前SFI 24(SERDES 到“成帧器”的接口)和SPI 412(系统信息包接口,level4,phase2)接口已经采用了源同步互连的接口,而且接口带宽可达到16GHz 。

电信网络中SPI 412,SFI 24和XSBI 和大量的高速存储器DDR SDRAM ,DDR2SDRAM ,QDR ⅡSRAM ,PLDRAM Ⅱ已广泛采用源同步设计技术。

5411.2　源同步目前面临的挑战虽然源同步技术被广泛的应用,但他在数据速率非常高时就会出现问题。

在数据速率达到1Gb/s 时,由于数据与数据之间的偏斜,数据与时钟之间的偏差,加上PCB 走线的影响,尤其是信号连接器的容性阻抗的不一致,都会加剧时钟与数据之间的偏差,导致有效采样窗口逐渐变小,以至于时钟信号在管脚处根本找不到一个有效的能把并行数据一次采样进来的采样窗口。

下面的例子是单项差分源同步接口设计中数据有效窗口的典型值,数据速率为800Mb/s DDR 数据时,有效周期为1125ns ,数据的有效窗口通常只有60%(如图1所示)。

数据速率为1Gb/s DDR 时,数据有效周期为1ns ,而数据的有效窗口通常只有45%(如图2所示)。

可以发现数据有效窗口的缩减比有效周期的缩减要快,因此接口数据率越高,数据有效窗口变短,这就增大了源同步设计的难度。

图1　800Mb/s 数据有效窗口与数据的有效周期图2　1Gb/s 数据有效窗口与数据的有效周期2　解决方案在源同步接口设计中,在数据接口速度和带宽的不断提高,数据有效窗口不断的缩减的情况下,无法采集到正确数据。

因此在信号余量的不断缩减的情况下,采用Xil 2inx Virtex 4FP GA 和Altera Stratix ⅡFP GA 的两种不同技术解决此问题。

2.1　时序余量(Timing Margin )在一个同步设计中,时序是同步系统正常工作的关键因素。

特别在高速系统设计中,所有的时序路径延时都必须在系统规定的时钟周期以内,如果某一个路径超出了时间限制,那么整个系统都会发生故障.应用Xilinx Virtex 4FP GA 和Altera Stratix ⅡFP GA 的两种不同技术解决问题时,一定要特别注意时序余量计算的问题。

在计算设计内部的时序余量时,必须要考虑的一些延时因素:源触发器的时钟到输出口延时t co ;触发器到触发器的走线及逻辑延时t logic ;目的触发器的建立时间t su 和保持时间t h 。

假设设计规格需要的时钟周期为T ,因此需要满足时钟建立的要求:t co +t logic +t su ≤T(1) 同样也需要满足目的端触发器的保持时间t h 要求。

在同步接口的设计中,另一个需要重点考虑的就是FP GA 和周围(上游和下游)器件的接口时序。

由于芯片I/O 管脚的输入输出存在相对较大的延时,同时还涉及到和时钟信号之间的相位关系,所以接口电路的时序往往成为设计中的难点。

在计算同步I/O 管脚的时序余量时,用户通常会考虑发送器件的时钟到输出延时T co ,单板走线延时T fight ,以及接收器件的建立时间T su 和保持时间T h 。

假设设计规格需要跑的时钟周期是T ,需要满足:T co +T fight +T su ≤T(2) 同样也需要满足接收器件的外部保持时间T h 的要求。

在一个实际的系统中,把同一个时钟源分布到不同的时钟目的端的延时差叫做t skew (如果到源端触发器比到目的触发器延时小,t skew 为正值,否则为负值)。

而时钟沿的到达时间也会与理想情况有一些差别,这里把理想的时钟周期与实际的时钟周期的差别叫做t jitter (如果理想的时钟周期大于实际的时钟周期,t jitter 为正值,否则为负值)。

如果时钟信号的下一个有效边沿超前于预定时间到达,这样时钟的有效周期缩短,而在这个时钟周期内,电路同样需要正常工作。

这样,在考虑时序余量时,就需要把时钟的偏斜和抖动计算在内,满足:t co +t logic +t sy ≤T +t skew -t jitter(3) 与此类似,在考虑同步I/O 接口时序时,也必须考虑单板上时钟分配系统之间的偏斜以及时钟抖动。

2.2　Xilinx 的Chip Snyc 技术与Altera 的DPA 技术Xilinx 的ChipSnyc 技术与Altera 的DPA 技术所完成的功能都是为了在高速数据率的情况下,实现源同步的数据传输,只是中间实现比特对齐的环节不同。

Xilinx 的ChipSnyc 技术采用75ps 为粒度的64级延迟线,并采用系统状态机来实现比特对齐,而Altera 的DPA 技术采用快速锁相环(Fast PLL )产生的8个以45°为粒度的相位,他的相移值是由快速锁相环的输出频率控制的,快速锁相环的最高输出频率为1GHz ,可以实现01125ns 为粒度8级延迟线,因此时延的精度没有Xilinx FP GA 的高。

2.2.1　Xilinx Virtex 4系列FP GA用Xilinx Virtex 4系列FP GA 的Chipsync 实现在数据有效窗口的正中央采集数据,可获得更大的时序余量。

在Virtex 4管脚和逻辑之间嵌入一个叫ChipSync 的关键电路,他由ISERDES ,OSERDES ,时钟组成。

ISERDES 为输入方的串行和解串行电路,主要有分频、比特和字对齐电路;OSERDES 为输出方的串行和解串行电路,主要有倍频电路;时钟为局部的时钟,主要有具有时钟能力的I/O 。

(1)Xilinx Virtex 4ChipSync 系统结构Xilinx Virtex 4中的ChipSync 由Idelay 、控制Idelay的系统状态机、Idelay 的控制模块、200M Hz 的校准时钟组成(如图3所示),这些部件配合起来工作可保证精准的641大约75ps 为粒度且共有64级的延迟线,可实现时钟和数据的比特对齐。