数字电子技术五进制计数器,详细
做一个五进制的加减法计数器
做一个五进制的加减法计数器标准化管理部编码-[99968T-6889628-J68568-1689N]一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。
当X=1时，计数器作加“1”运算，设初态为S0。
状态由S做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S，输出为1。
当X=0时，计数器作减“1”运算。
状态由S做减1运算，此时产生借位，状态转为S 4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S，输出为0。
由此得出状态转换图：第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。
在状态编码时，依据2n+1<N<2n，当N=5时，n=3，选触发器的个数n=3。
触发器按自然态序变化，采用二进制计数编码。
设S0=000，S1=001，S2=010，S3=011，S4=100。
用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。
XQ 3 00 011110（1）Z=X Q n3 + X Q 3n Q 2n Q 1nXQ 3 0111 10(b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 1000 01 11 102n+1=X Q 3n + X Q 2n Q 1n + X Q 2n Q 1n + X Q 2n 1nQ 2n Q 1n XQ 3n00 01 1110 (4)Q 1n+1=X Q 3n + Q 2n Q 1n + X Q 3n Q 1n 再由JK 触发器特性方程求出各个触发器的驱动方程：J 1= X Q 3n + X Q 3n + Q 2nK 1 = X Q 3nJ 2 = X Q 1n + X Q 3nK 2 = X Q 3n + X Q 1n + X Q 1n J 3 = X Q 2n Q 1n + X Q 2n Q 1n K 3 = X Q 2n Q 1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111。
做一个五进制的加减法计数器
一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。
当X=1时，计数器作加“1”运算，设初态为S0。
状态由S0做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S0，输出为1。
当X=0时，计数器作减“1”运算。
状态由S0做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S0，输出为0。
由此得出状态转换图：第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。
在状态编码时，依据2n+1<N<2n，当N=5时，n=3，选触发器的个数n=3。
触发器按自然态序变化，采用二进制计数编码。
设S0=000，S1=001，S2=010，S3=011，S4=100。
用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。
（1）Z=X Q n 3 + X Q 3n Q 2n Q 1n00 01 1110(b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 100001 11 102n+1=X Q3n + X Q2n Q1n + X Q2n Q1n + X Q2n Q1nQ2n Q1nXQ3n00011110(4)Q1n+1=X Q3n + Q2n Q1n + X Q3n Q1n再由JK触发器特性方程求出各个触发器的驱动方程：J1 = X Q3n + X Q3n + Q2nK1 = X Q3nJ2 = X Q1n + X Q3nK2 = X Q3n + X Q1n + X Q1J3 = X Q2n Q1n + X Q2n Q1nK3 = X Q2n Q1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111。
jk触发器组成的同步五进制计数器
jk触发器组成的同步五进制计数器同步计数器是现代电子器件中常用的一种数字电路。
在同步计数器中，计数器每一次增加1时，输出数值会按照特定的计数规律进行变化。
其中，JK触发器是同步计数器中常用的一个组成部分。
多个JK触发器可以组合成一个同步计数器，将其用于数字电路的设计中，可以实现同步计数功能的实现。
下面将详细介绍一下JK触发器的组成和同步五进制计数器的实现方法。
JK触发器的组成JK触发器由逻辑门电路和存储器电路组成。
逻辑门电路中包含两个输入引脚J 和K。
存储器电路中包含一个输出引脚Q和一个反输出引脚Q'。
当输入脚J=1，K=0时，JK触发器进入SET状态，Q=1，Q'=0。
当输入脚J=0，K=1时，JK触发器进入RESET状态，Q=0，Q'=1。
当输入脚J=K=1时，JK 触发器进入保持状态，Q不发生变化。
同步五进制计数器的实现方法同步五进制计数器由五个JK触发器组成，将它们级联起来，以实现五进制计数器的功能。
每个JK触发器的CLK输入都连接到时钟信号源，且每个JK触发器的J、K输入信号均相互不同。
这样，在计数器每一次完成一个完整计数周期后，输出信号会按照特定的规律变化。
具体来说，同步五进制计数器的计数规律如下：00001、00010、00100、01000、10000、00001……其中，五进制数码对应的二进制数码分别为00001、00010、00100、01000、10000。
每一次计数器完成一个完整的计数周期之后，输出信号的值会按照上述规律依次变化。
总结JK触发器在数字电路中的应用非常广泛，尤其是在同步计数器的设计中，其作用尤为重要。
通过组合多个JK触发器，可以实现数字电路中的计数功能，从而实现复杂电子设备的数字控制。
同步五进制计数器是一种常见的计数器类型，其实现方法相对简单，易于在数字电路中应用。
五进制计数器实验中注意事项
五进制计数器实验中注意事项
1.需小心处理进位：五进制计数器在进位时需要特别注意，因为
其进位是在每5个数位之间进行的，因此进位操作需要特别小心，以
确保计数器不会出错或跳过某个数字。
2.需仔细标注输入和输出：在搭建五进制计数器时，需要仔细标
注输入和输出管脚的位置，以确保插入电路板时正确连接，避免错误。
3.需使用适当的电路元器件：五进制计数器需要大量使用器件，
如555定时器、CD4017计数器和74LS138译码器等。
一定要选择正确
的电路元器件，并按照其设计标准使用，以确保能够正确工作。
4.需注意电路板的布局：五进制计数器的电路板需要精心设计，
确保电路元件的布局合理，电路的连接清晰，以及电源和地线的正确
连接等。
5.需根据实际需求进行调整：五进制计数器的设计需根据实际需
求进行调整，如选择计数范围、计数方式以及计数间隔等，以确保计
数器符合实际应用。
五进制
综合设计性实验报告题目：可控五进制计数器的设计与实现学生姓名：学号：班级：指导教师：学期：2011——2012第2学期一、摘要计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。
在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。
而本实验主要是针对其计数功能进行研究。
在本实验中要求设计一个可控五进制循环电路。
当控制端A=0时，实现下述状态：000---001---010---011---100---000。
当控制端A=1时，实现下述状态：000---100---011---010---001---000。
首先根据状态循环图画出原始状态卡诺图进而化简得出状态方程，再得出驱动方程与输出方程，选定触发器，画出逻辑电路图，并在MAX+plus II中进行验证、仿真。
二、实验目的1.了解时序电路的设计方法和步骤，掌握计数器的工作原理，研究自启动问题。
2.掌握双D正边沿触发器的工作特性，并利用D触发器设计、调试，进一步掌握使用MAX+plus II中测量多路波形的方法。
三、实验器件74LS175（四D正边沿触发器）、与门、或门、非门、异或门、高电平(VCC)。
四、实验内容1、设计要求：用正边沿D触发器设计一个可控五进制计数器，要求如下：当控制端A=0时，实现下述状态：000---001---010---011---100---000当控制端A=1时，实现下述状态：000---100---011---010---001---0002、设计思路当A=0时有：根据要求画出所要设计电路的次态卡诺图，如图a。
图a为清楚起见，将图a中的卡诺图分解为下图b中的三个卡诺图，分别表示Q*1、Q*2、Q*3、Y。
由卡诺图化简可得状态方程：【Q*1=Q2Q3 Q*2=Q2′Q3+Q2Q3′=Q2○+Q3 Q*3=Q1′Q3′+Q2Q3′Y=Q1】……式一为使电路能实现自启动，结合上面的卡诺图可将电路次态的卡诺图图a修改成下图。
数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器
长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号***********指导教师瞿瞾起止日期 5.21-5.25数字电子技术课程设计任务书(5)系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌长沙学院课程设计鉴定表目录课程设计的目的 (4)课程设计内容及要求 (4)课程设计原理 (4)课程设计方案步骤 (4)建立状态图 (5)建立状态表 (5)状态图化简、分配，建立卡诺图 (5)确定状态方程以及激励方程 (5)绘制逻辑图，检查自启动能力 (6)绘制逻辑电路图并仿真 (6)观察时序电路逻辑分析仪，调节频率 (6)课程设计的思考与疑问 (7)课程设计总结 (8)参考文献 (8)其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。
课程设计内容及要求设计一个小型数字电子系统——同步五进制加法计数器电路。
试用触发器设计一个同步五进制加法计数器。
应检查是否具有自启动能力。
设置一个复位按钮和一个启动按钮。
采用数码管显示计数器的数值。
课程设计原理计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。
原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键3J 则作为复位键，即数据清零按钮。
各驱动点210D D D 由三个D 触发器输出端Q 的组合驱动。
nnQ Q 10驱动触发器D0，nnQ Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。
三个触发器的输出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。
同步五进制加法计数器图A-1建立状态表无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图加法计数器状态表A-3状态图化简、分配，建立卡诺图D2的卡诺图B-3确定状态方程以及激励方程nn Q Q D 100==1+n Q …………………………①)(101nnQ Q D ⊕==11+n Q ……………………②nn Q Q D 012==12+n Q …………………………③绘制逻辑图，检查自启动能力三个触发器有823=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111代入方程Q0=0Q1=0Q2=1那么上升沿脉冲后为 100由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。
五进制计数器状态表
五进制计数器状态表1. 任务背景在计算机科学中，计数器是一种用于记录和存储数字的设备或算法。
它可以按照特定的规则进行递增或递减操作，并将结果显示出来。
五进制计数器是一种特殊类型的计数器，它使用五个不同的数字（0、1、2、3和4）来表示数字。
2. 五进制计数系统五进制计数系统是一种基于5的数字系统，它使用0到4这五个数字来表示所有的数值。
与十进制系统不同，五进制系统没有使用6及以上的数字。
在五进制系统中，每一位上的数字都表示该位上所包含的5的幂次。
例如，第一个位置上的数字表示50（即1），第二个位置上的数字表示51（即5），第三个位置上的数字表示5^2（即25），以此类推。
3. 五进制计数器状态表为了方便理解和记录五进制计数器在不同状态下所对应的值，我们可以使用一个状态表来展示这些信息。
下面是一个示例：状态第三位第二位第一位0 0 0 01 0 0 12 0 1 03 0 1 14 1 0 0…在这个状态表中，每一行代表一个五进制数。
第一列是该状态的编号，从0开始递增。
第二、三、四列分别表示该状态下的第一位、第二位和第三位数字。
4. 状态转换规则五进制计数器的状态转换规则可以根据实际需求进行定义。
以下是一个示例的状态转换规则：•当前状态为0时，下一个状态为1；•当前状态为1时，下一个状态为2；•当前状态为2时，下一个状态为3；•当前状态为3时，下一个状态为4；•当前状态为4时，下一个状态回到0。
根据这个规则，我们可以继续填充上述的五进制计数器状态表。
例如：状态第三位第二位第一位…9 4 4 410 0 011 0 112 和和和和和和和和和和0 2…在这个示例中，我们可以看到状态表中的数字逐渐递增，直到9。
当达到9时，我们需要将第一位、第二位和第三位都设置为4，并将下一个状态设置为10。
这样就完成了从9到10的进位操作。
5. 应用场景五进制计数器可以应用于各种需要使用五进制计数系统的场景中。
以下是一些可能的应用场景：5.1 时间表示在某些文化中，时间以五进制进行表示。
可控五进制计数器的设计与实现
综合设计性实验报告题目：可控五进制计数器的设计与实现学生姓名：**学号：************班级：电本0801指导教师：***学期：2010——2011第2学期摘要计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。
电子计数器是其他数字化仪器的基础。
在它的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。
电子计数器的优点是测量精度高、量程宽、功能多、操作简单、测量速度快、直接显示数字，而且易于实现测量过程自动化，在工业生产和科学实验中得到广泛应用。
计数器是应用最多的时序逻辑电路，其主要特点是任一时刻的输出不仅取决于当时的输入，还取决于前一时刻的状态。
计数器可以用于对时钟信号的计数，同时可以实现分频，定时，产生节拍脉冲和脉冲序列。
本实验主要是针对其计数功能进行研究。
通过设计来实现可控的五进制计数。
关键字：卡诺图逻辑图计数器波形图1.引言电子计数器是一种多功能的电子测量仪器。
它利用电子学的方法测出一定时间内输入的脉冲数目，并将结果以数字形式显示出来。
可控五进制计数器是每五个脉冲信号向前进一位，且当控制端不同时产生的进位输出不同。
计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。
它主要的指标在于计数器的位数，常见的有3位和4位的。
设计一个同步5进制加法计数器
设计一个同步5进制加法计数器.
解：本题是同步计数器的设计，分析步 骤如下：
S0
S1
S2
(1）根据设计要求，设定状态，画出状态
转换图。该状态图不须化简。
S4
S3
（2）状态分配，列状态转换编码表。
（3）选择触发器。选用JK触发器。 （4）求各触发器的驱动方程和进位输出方程。
列出JK触发器的驱动表，画出电路的次态卡诺图。
模块3 用JK触发器实现计数器功能
任务： 1. 设计一个同步5进制加法计数器 2. 设计一个同步5进制减法计数器
时序逻辑电路设计的步骤
（1）根据设计要求，设定状态，画出状态转换图。该状 态图不须化简
（2）状态分配，列状态转换编码表。 （3）选择触发器 （4）求各触发器的驱动方程和进位输出方程。 （5）将各驱动方程与输出方程归纳，画出逻辑图 （6）检查电路能否自启动并说明其逻辑功能。
/1 /1
001 /0 010
/1
/0
100
/0 011
可见，如果电路进入无效状态101、110、111时，
在CP脉冲作用下，分别进入有效状态010、010、
000。所以电路能够自启动。
设计一个同步5进制减法计数器
（1）根据设计要求，设定状态，画出状态转换图。该状 态图不须化简
（2）状态分配，列状态转换编码表。 （3）选择触发器 （4）求各触发器的驱动方程和进位输出方程。 （5）将各驱动方程与输出方程归纳，画出逻辑图 （6）检查电路能否自启动并说明其逻辑功能。
Q2n
Q1nQn000 0×
01 ×
11 1
10 0
1× × × ×
K1 = Qn0
实验五可控五进制计数器的设计与实现
实验五可控五进制计数器的设计与实现一、基本知识点1、了解时序电路的设计方法和步骤，掌握计数器的工作原理，研究自启动问题。
2、掌握不同类型计数器设计、调试方法，进一步掌握数字示波器测量多路波形方法。
3、双J-K负沿触发器和双D正沿触发器的工作特性二、实验器件1、双J-K负沿触发器74LS114 2片2、四D正沿触发器74LS175 1片3、二输入四与非门74LS00 2片4、六反相器74LS04 1片三、设计内容用双J-K负沿触发器和正沿D触发器分别设计一个可控五进制计数器，要求：四、设计过程（一）J-K负沿触发器设计可控五进制计数器：1、原始状态图：图1-14可控五进制计数器原始状态图3、卡诺图：J和K的相应的卡诺图：4、激励函数和激励方程：5、逻辑电路图图1-15 J-K触发器设计的可控五进制计数器逻辑电路图（二）正沿D触发器和门电路可控五进制计数器1、卡诺图：D0激励函数和激励方程：3、双D正沿触发器逻辑电路图：1、J-K负沿触发器74LS114外特性测试：图1-18 J-K负沿触发器74LS114外特性测试功能表和波形图2、J-K负沿触发器实验波形纪录：J-K负沿触发器（CP=500KHZ）A=1：J-K负沿触发器（CP=500KHZ）A=0：3、D正沿触发器外特性测试：图1-21 D正沿触发器74LS175外特性测试功能表和波形图4、D正沿触发器实验波形纪录D正沿触发器（CP=500KHZ）A=1：D正沿触发器（CP=500KHZ）A=0：五、实验小结时序电路设计的基本步骤：⑴作原始状态表。
根据给定的电路设计条件构成原始状态表。
⑵状态表的简化。
原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。
⑶状态分配。
即对简化后的状态给以编码。
这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。
⑷作激励函数和输出函数。
根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。
电子线路实训——五进制计数器
目录<一>、前言 (1)一、设计题目 (2)二、题目功能及要求 (2)三、总体方案设计 (2)四、单元电路设计 (2)（一）、电路的结构设计 (2)（二）、元器件参数设计 (6)五、整体电路分析 (6)六、元器件明细 (7)七、设计结果验证 (7)八、电路的使用说明书 (8)九、心得体会 (8)十、参考资料 (8)前言一转眼，大二已经结束了，在这一学年里我们学了电路、模拟电子技术和数字电子技术等许多课程，学习和掌握了电子方面的很多理论知识。
为了让我们更好的掌握所学的电子理论知识，并将理论联系到实际中，学校特地的为我们安排了这次的电子线路实训。
让我们在掌握了模电、数电理论的基础上，进行理论联系实际和体会电子技术应用的初级训练。
在实训的过程中，我们自己设计自己焊接，运用课堂上所学的理论知识对实际问题进行分析和解决，并弄懂所做电路的工作原理，搞清电路中各元器件的功能、作用，同时学习查阅资料，自学一些课外知识。
增强了我们分析问题和解决问题的能力，培养和训练了我们制作电子电路的基本技能，提高了我们各方面的综合能力，为我们今后更好的适应社会的需求打下了基础。
这样电子线路实训的机会是很难得，大学四年这样的机会并不多，所以我很珍惜这次的实训，非常认真的对待它。
最后在自己的努力和老师的指导、同学的帮助下，我顺利的完成了这次的电子线路的实训。
一、设计题目五进制计数器二、题目功能及要求设计一个五进制计数器，实现0-5的循环计数。
要求用555电路来实现脉冲的产生，其他常用芯片可自己选择。
三、总体方案设计该五进制计数器的控制系统框图如下图所示。
由计数控制器、状态译码器、计数器、秒脉冲发生器和数码显示器组成。
计数控制器主要用于记录计数器的工作状态，通过译码器来控制数码显示器，脉冲发生器产生整个定时系统的时基脉冲，通过计数器实现计数。
其中脉冲发生器用555电路来实现，计数器选用十进制计数器74160，计数控制器是一个与非门，选用用74ls00，译码器则用7448来实现。
数字电子技术 第6章 寄存器与计数器
68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器
五进制计数器
目录0.前言 (1)1. 课题设计的目的 (2)2.课题设计所学要的器件 (2)3. 课题设计内容 (2)1.课题设计的要求 (2)2.课题设计所需器件的说明 (2)3.课题设计实验步骤的设计 (3)4.课题设计实验的现象 (4)4. 课题设计实验现象的分析 (5)心得与体会 (6)参考文献 (6)五进制计数器摘要伴随着现代科技的发展。
越来越多的更具现代性的一些东西进入了我们平凡的生活中。
从最早体积庞大的第一代电脑直到现在的平板掌上电脑，无时无刻的在告诉着我们：科技发展的迅速。
在算法这个领域，我国可以说是历史悠久。
从我们的《九章算术》到现代的科学计算机。
从我们祖先的算盘再到如今的计算机各种进制的计算。
在我们的生活中，我们经常打交道的就是十进制了。
它方便快捷。
适用于我们日常生活中的一些计算。
那么如果问计算机是怎么进行计算比较复杂的运算的呢？大部分人应该都知道二进制。
进制算法中有很多种算法，那么除了二进制之外还有多少人知道五进制、七进制、十六进制呢？本次课设就是在实验室中通过简单的数字数字模拟实验电路，来模拟五进制计数器。
通过观察二极管的状态来了解五进制的算法。
关键词：五进制进制算法数字模拟电路0.前言计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。
在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。
而本课题设计主要是针对其计数功能进行研究。
在本课题设计中要求设计一个五进制计数器电路。
当控制端脉冲对模拟电路进行模拟实验时，实现二极管000---001---010---011---100的变换。
选定触发器，画出电路图。
1.课题设计的目的1.了解时序电路的设计方法和步骤，掌握计数器的工作原理。
2.了解芯片的调试、安装、以及使用步骤。
2.课题设计所学要的器件数字模拟实验电路板可提供手动脉冲数字模拟电路板74LS112P 芯片三枚74LS08P芯片一枚导线若干。
五进制可逆计数器设计方法及过程
五进制可逆计数器设计方法及过程
五进制可逆计数器是一种能够在五个状态之间进行计数的计数器，这五个状态分别是0、1、2、3和4。
设计一个五进制可逆计数器的方法及过程如下：
步骤1：确定计数器的位数
首先需要确定计数器所需的位数。
根据需求确定计数器的位数，例如确定一个3位的计数器。
步骤2：确定计数器的状态转移规则
在五进制计数器中，数位的值从0递增到4，然后再次回到0。
因此，确定计数器的状态转移规则如下：
当计数器的当前状态为4时，下一个状态为0；
当计数器的当前状态为0、1、2或3时，下一个状态为当前状态加1。
步骤3：设计计数器的电路
根据上述状态转移规则，设计计数器的电路。
可以使用触发器、逻辑门等组合逻辑电路来实现计数器。
步骤4：测试计数器
完成电路设计后，进行计数器的测试。
可以通过提供不同的输入信号，观察计数器的输出是否按照预期进行计数。
步骤5：添加可逆功能
五进制可逆计数器是指这个计数器可以在正向和逆向两个方向上进行计数。
为了实现可逆功能，可以在电路中添加一个控制信号，用来控制计数器的计数方向。
通过以上步骤，就可以设计一个五进制可逆计数器。
在实际的设计过程中，可能需要根据具体的需求对电路进行优化和调整。
5-5任意进制计数器的设计
任意进制计数器-置零法
【例】 试利用置零法将同步十进制计数器74160接成同步七进 制计数器。 解:
0000 1110 1111
Q3Q2Q1Q0
0001
0010
0011
1
EP ET
D0 D1 D2 D3
任意进制计数器的设计-整体置数/整体置零
★当M是素数时，应先将两片N进制计数器按并行或串行进位 方式连成NN（>M ）进制计数器， 然后采用整体置零方式或 整体置数方式来实现。注意M是合数也适用此方法。 【例】 试用整体置零方式将两片同步十进制计数器74160接成 二十三进制计数器。 解:
1
EP ET
C
74160
LD
1
1001
0100
1101
1100
CLK
计数脉冲输入
CLK Q Q Q Q RD 0 1 2 3
1 1 1 0 实现的电路
G 进位输出
1000
0111
0110
0101
1010
1011
暂态，产生置零信号
状态转换图
http://202.192.240.9/shudian/index.html
M 个 状 态
...
（a）异步预置数
末态(产生预置数的信号)
（b）同步预置数
...
注：初态Si可以是M中任一个状态。
http://202.192.240.9/shudian/index.html 10/10/2016
任意进制计数器-置数法
【例】 试利用置数法将同步十进制计 数器74160接成同步七进制计数器。 1
设计一个同步5进制加法计数器
设计一个同步5进制加法计数器1. 引言计数器是数字电子系统中常见的组件之一。
在许多应用中，需要进行计数操作以跟踪事件的发生次数或控制系统中的状态转换。
5进制计数器是一种用于计数到5的计数器。
它可以有多种实现方式，包括同步和异步计数器。
本文将重点介绍如何设计一个同步的5进制加法计数器。
2. 设计原理同步加法计数器是一种特殊的计数器，它能够在每次计数发生时进行加法运算。
一个同步的5进制加法计数器可以被建模为一个具有5个状态的状态机。
这个计数器可以通过加法操作实现自加。
每当计数器达到最大值时，它将重置为0并且进入下一个状态。
状态之间的转换是由时钟信号驱动的，每个时钟脉冲都会导致计数器的状态自动更新。
3. 设计步骤以下是设计一个同步5进制加法计数器的步骤：步骤 1：确定输入和输出这个计数器将具有一个时钟输入和一个复位输入。
时钟输入用于驱动计数器的状态转换，复位输入用于将计数器重置为0。
计数器的输出将是一个5进制数。
步骤 2：确定状态数由于我们想要设计一个5进制计数器，因此我们需要5个状态，分别对应于0、1、2、3和4。
步骤 3：绘制状态转换图根据上述确定的状态数，我们可以绘制出一个状态转换图，描述计数器的状态之间的转换关系。
____________| |____| 0 || | ____ || | | | v-> | 0 | | 1 | -> | 2 ||____| |____| |___|_____| ^| _|______|_ | || | -> | 3 || 1 | |___|___||___| ^_________|| || -> || 4, R ||__________|步骤 4：确定状态转换表根据状态转换图，我们可以编写一个状态转换表，表格将列出每个状态和对应的输入时下一个状态的值。
当前状态时钟复位下一个状态010111022103310441000110步骤 5：编写状态转换逻辑根据状态转换表，我们可以编写一个组合逻辑电路，用于实现计数器的状态转换。
由主从JK触发器组成的8421码异步五进制计数器电子技术
由主从JK触发器组成的8421码异步五进制计数器 - 电子技术例1 试设计一个由主从JK触发器组成的8421码异步五进制计数器。
解：1. 作状态图。
由于已经明确该计数器的编码为8421码，因此可直接作出如图1所示的状态图。
输入N 为计数脉冲，CO为进位输出信号。
图1 例1的状态图2.由于该题不必再对状态进行化简，且触发器的类型和状态编码都是已知的，因此可直接依据状态图列激励表(含CP变量)。
在确定J、K 和CP 信号的状态(有无CP脉冲加入)时要综合考虑，其原则是：(1)触发器状态需要转变时必需加入时钟脉冲；(2)兼顾各J、K 和CP 端规律表达式的简化。
无输入脉冲CP 时(CP =0)，触发器不翻转,这时J、K 可取任意规律常量，即可作为无关项。
无关项增加，有利于J、K 表达式的化简，但是CP =0项的增加，又可能不利于CP 表达式的化简。
总之，假如选用多输入端的JK 触发器，那么应尽可能使计数器电路只由触发器组成，而不附加门电路。
依据上述原则列出异步五进制计数器的激励表，如表1所示。
表1 异步五进制计数器激励表现态J、K与CP次态Q2nQ1nQ0nJ2K2CP2J1K1CP1J0K0CP0COQ2n+1Q1n+1Q0n+10000×1××01×100010010×11×1×1100100100×1××01×100110111×1×11×110100100×11××00×110003.作各J、K 和CP 函数的卡诺图，并进行化简。
由表9.3.1可直接看出CP0、CP2、K0、J1、K1和K2都为1，CO=Q2。
做出J0、J2和CP1的卡诺图,如图2所示，由卡诺图化简得J0=Q2 J2=Q1Q0 CP1=Q0图2 例1的激励函数和CP 函数卡诺图依据以上规律表达式画出规律图，如图3所示。
数字电子SUM5(“计数器”相关文档)共6张
位操作。
位操作。
移位寄存器有单向移位寄存器和双向移位寄存器。
有单向移位寄存器和双向移位寄存器。 移位寄存器 移位寄存器 — 不但可存放数码，还能对数据进行移
移位寄存器 — 不但可存放数码，还能对数据进行移
位操作。
位操作。
集成移位寄存器使用方便、功能全、输入输出方式 用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。
用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。 寄存器 — 存储二进制数据或者代码。 集成移位寄存器使用方便、功能全、输入输出方式 用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。 位操作。 移位寄存器有单向移位寄存器和双向移位寄存器。 移位寄存器有单向移位寄存器和双向移位寄存器。 寄存器 — 存储二进制数据或者代码。 寄存器 — 存储二进制数据或者代码。 寄存器 — 存储二进制数据或者代码。 用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。 寄存器 — 存储二进制数据或者代码。 位操作。 移位寄存器 — 不但可存放数码，还能对数据进行移 寄存器 — 存储二进制数据或者代码。
七、其它时序逻辑电路
1. 寄存器和移位寄存器
寄存器 — 存储二进制数据或者代码。
用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。
位操作。
移位寄存器 — 不但可存放数码，还能对数据进行移 寄存器 — 存储二进制数据或者代码。
用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。
用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。
灵活。 集成移位寄存器使用方便、功能全、输入输出方式
用移位寄存器可方便地组成环形计数器、扭环形计数器和 顺序脉冲发生器。
五进制计数器
实验报告课程名称：电子技术基础2 第7 次实验实验名称：同步时序电路逻辑设计实验时间：2013 年11 月10 日实验地点：机号学号：姓名：教师姓名：评定成绩：实验7 同步时序电路逻辑设计一、实验目的：1．掌握同步时序电路逻辑设计过程。
2．掌握实验测试所设计电路的逻辑功能。
3．学习EDA软件的使用。
二．实验仪器：序号芯片或器材名称型号1 主从JK触发器JKFF2 二输入与门组件AND-23 BCD数字显示译码器7SED-B三、实验原理：同步时序电路逻辑设计流程图如图7-1 所示。
其主要步骤有：1．确定状态转移图或状态转移表根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。
2．状态化简将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。
3．状态分配这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。
状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。
4．选择触发器通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。
选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。
5．排除孤立状态理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。
经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验八时序逻辑电路Multisim仿真设计
要求：（1）熟悉Multisim仿真软件
（2）利用时序逻辑芯片或触发器设计时序逻辑电路
（3）写明设计要点
（4）列出设计电路对应的状态图
（5）画出逻辑电路图
（6）利用Multisim仿真软件进行仿真的截图
五进制时序逻辑电路计数器
要求:逢五进一，能自启动
图1 状态转换
初态末态输出Q2 Q1 Q0 Q2* Q1* Q0*Y
0 0 0 0 0 1 0
0 0 1 0 1 0 0
0 1 0 0 1 1 0
0 1 1 1 0 0 0
1 0 0 0 0 0 1
1 1 1 X X X X
表1 状态表
Q1*Q0*
Q2 00 01 11 10
0 001 010 100 011
1 000 X X X
Q1*Q0*
Y 00 01 11 10
0 0 0 0 0
1 1 X X X
表3 输出卡诺图
由卡诺图易得：Y=Q2，J0=Q2’,K0=1,J1=Q0,K1=Q0,J2=Q0Q1,K2=1。
图2 逻辑图
U1
JK_FF
J Q
~Q K
RESET CLK
SET
U2
JK_FF J Q
~Q K
RESET CLK
SET
U3
JK_FF J Q
~Q K
RESET
CLK
SET 2.5V
X2
2.5V
X3
2.5V
X4
2.5V
VCC
5.0V
U4A
74ALS08M
S1
键 = 空格 GND
VCC
5.0V
图3 仿真原理图
图4 仿真运行图
图5 自启动检验
本次实验实现了逻辑电路五进制加一时序计数器的仿真，该电路在进入无效状态101、110、111时在CP时钟脉冲作用下可自启动。