硬件工程师面试之IC设计篇

硬件工程师面试题集(含答案_很全).

硬件工程师面试题集（DSP，嵌入式系统，电子线路，通讯，微电子，半导体）1、下面是一些基本的数字电路知识问题，请简要回答之。

(1) 什么是Setup和Hold 时间？答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。

建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。

输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片，这个T就是建立时间通常所说的SetupTime。

如不满足Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。

保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。

如果Hold Time 不够，数据同样不能被打入触发器。

(2) 什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。

由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

(3) 请画出用D 触发器实现2 倍分频的逻辑电路答：把D 触发器的输出端加非门接到D 端即可，如下图所示：(4) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？答：线与逻辑是两个或多个输出信号相连可以实现与的功能。

在硬件上，要用OC 门来实现(漏极或者集电极开路)，为了防止因灌电流过大而烧坏OC 门,应在OC 门输出端接一上拉电阻(线或则是下拉电阻)。

(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？答：同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。

招聘面试IC设计面试笔试题目

招聘面试 IC设计面试笔试题目笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。

（未知）答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。

根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。

与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。

（未知）3、最基本的如三极管曲线特性。

（未知）4、描述反馈电路的概念，列举他们的应用。

（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。

（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。

（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。

（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

（未知）11、画差放的两个输入管。

（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶体管级的运放电路。

IC设计面试笔试题目

IC设计面试笔试题目集合分类笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。

（未知）答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。

根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。

与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。

（未知）3、最基本的如三极管曲线特性。

（未知）4、描述反馈电路的概念，列举他们的应用。

（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。

（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。

（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。

（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

（未知）11、画差放的两个输入管。

（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶体管级的运放电路。

某IC设计公司的招聘面试题

某IC设计公司的招聘面试题在网上看到的某IC设计公司的招聘面试题，很多和数字电路相关，大家看看会做几题，顺便考察一下自己的数字电路学的如何，能否满足出去工作的需要1.setup和holdup时间,区别.2.多时域设计中,如何处理信号跨时域tch与register的区别,为什么现在多用register.行为级描述中latch如何产生的4.BLOCKING NONBLOCKING 赋值的区别5.MOORE 与 MEELEY状态机的特征6.IC设计中同步复位与异步复位的区别7.实现N位Johnson Counter,N=58.用FSM实现101101的序列检测模块[此贴子已经被作者于2004-12-11 1:43:02编辑过]-- 作者：06003314-- 发布时间：2004-11-30 21:21:00-- 好难啊我怎么都看不懂的．什么题啊-- 作者：senor-- 发布时间：2004-11-30 23:29:00--连题目都看不懂啊，看来数字电路还得好好补课-- 作者：04203724-- 发布时间：2004-12-1 9:48:00---- 作者：07202216-- 发布时间：2004-12-1 12:49:00--是不懂啊！-- 作者：oldjun-- 发布时间：2004-12-1 13:06:00--没学到……好象！-- 作者：senor-- 发布时间：2004-12-1 13:25:00--第一题很简单，任何一本数字电路书上都能找到setup time 建立时间，即触发器的时钟沿到来之前，数据端的数据稳定不变的时间hold time保持时间，触发器的时钟沿结束后，数据端数据稳定不变的时间第二题必须明白题目的意思，多时域就是在一个大系统中的两个小系统采用了不同的时钟，这会造成数据的亚稳态（什么叫亚稳态请查看相关资料），为了避免亚稳态向后级传播必须采取一定的措施，一般有以下几种：设前一个系统的时钟为CLK1,后一个系统的时钟为CLK2。

ic设计工程师面试常见问题_20个面试常见问题盘点

ic设计工程师面试常见问题_20个面试常见问题盘点IC设计工程师是一个从事IC开发，集成电路开发设计的职业。

随着中国IC 设计产业渐入佳境，越来越多的工程师加入到这个新兴产业中。

成为IC设计工程师所需门槛较高，往往需要有良好的数字电路系统及嵌入系统设计经验，了解ARM体系结构，良好的数字信号处理、音视频处理，图像处理及有一定的VLSI基础。

本文主要介绍的是IC设计工程师在面试中常遇到的问题盘点，具体的有20个跟随小编来一起看看吧。

一、什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。

改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

二、同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

三、为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。

这就是为什么要用两级触发器来同步异步输入信号。

这样做可以防止由于异步输入信号对于本级时钟可能不。

数字芯片面试题目(3篇)

第1篇一、基础概念题1. 请解释数字电路中的TTL和CMOS两种逻辑门的特点。

解析：TTL（Transistor-Transistor Logic）是一种双极型晶体管逻辑电路，具有速度快、功耗低、抗干扰能力强等优点。

CMOS（Complementary Metal-Oxide-Semiconductor）是一种金属氧化物半导体场效应晶体管逻辑电路，具有低功耗、高抗干扰能力、易于集成等优点。

2. 请解释数字电路中的时序、时序违例和建立时间、保持时间的关系。

解析：时序是指数字电路中信号传播、处理和响应的时间关系。

时序违例是指信号传播过程中出现的时间关系错误，如建立时间违例和保持时间违例。

建立时间是指输入信号稳定后，输出信号能够达到有效电平的时间；保持时间是指输出信号稳定后，输入信号保持有效电平的时间。

3. 请解释数字电路中的扫描链（Scan Chain）的作用。

解析：扫描链是一种用于测试数字电路内部逻辑的方法，可以将内部逻辑划分为多个模块，通过扫描链将这些模块连接起来，实现测试和调试。

二、电路设计题1. 请设计一个4位加法器，并给出其逻辑表达式。

解析：4位加法器可以采用串行进位或并行进位的方式设计。

以下是一个并行进位4位加法器的逻辑表达式：F = (A0 + B0)’ + (A0 + B0) (A1 + B1)’ + (A0 + B0) (A1 + B1) (A2 + B2)’ + (A0 + B0) (A1 + B1) (A2 + B2) (A3 + B3)2. 请设计一个3-8译码器，并给出其逻辑表达式。

解析：3-8译码器可以将3位二进制编码转换为8位输出。

以下是一个3-8译码器的逻辑表达式：F = A B C + A B C’ + A B C’ + A B C’ + A B C’ + A B C’ + A B C’ + A B C’三、时序设计题1. 请设计一个同步复位电路，并给出其逻辑表达式。

集成电路应用工程师招聘面试题与参考回答(某大型央企)

招聘集成电路应用工程师面试题与参考回答(某大型央企)(答案在后面)面试问答题（总共10个问题）第一题题目：请解释什么是集成电路（IC），并简述其基本组成部分及各部分的功能。

第二题题目：请您结合您过往的工作经验，详细描述一次您在解决集成电路应用过程中遇到的技术难题，以及您是如何分析问题、解决问题的。

在这个过程中，您认为哪些因素对您的解决策略产生了关键影响？第三题题目：请您解释什么是锁相环（PLL）？在集成电路设计中，PLL的主要作用是什么？请举例说明PLL在实际应用中的使用场景。

第四题题目：集成电路在设计过程中，如何确保其可靠性和稳定性？请结合实际案例，详细阐述您的理解和操作方法。

第五题题目：在集成电路设计中，什么是时序约束（Timing Constraints）？请解释其重要性，并举例说明在实际项目中如何设定这些约束。

第六题题目：请描述一次您在项目中遇到的技术难题，以及您是如何解决这个问题的。

第七题题目：请解释什么是锁相环（PLL），它在集成电路设计中的主要作用是什么？如果在设计中遇到了PLL锁定时间过长的问题，你会如何解决？第八题题目：请描述一次您在项目中遇到的技术难题，以及您是如何解决这个问题的。

第九题题目：在集成电路设计中，请详细说明DRC（Design Rule Check）的作用及其在集成电路设计过程中的重要性。

结合实际案例，谈谈DRC在预防设计缺陷方面的具体应用。

第十题题目：请描述一次您在集成电路应用工程中遇到的技术难题，包括问题的背景、您采取的解决策略以及最终的解决效果。

招聘集成电路应用工程师面试题与参考回答(某大型央企)面试问答题（总共10个问题）第一题题目：请解释什么是集成电路（IC），并简述其基本组成部分及各部分的功能。

参考回答：集成电路（Integrated Circuit，简称IC）是一种将多个电子元件，如晶体管、电阻、电容等，以及它们之间的连接线路集成在一小块半导体基片上的微型电子设备。

IC笔试、面试题库(含答案)

8
2、FPGA和ASIC的概念，他们的
区别。（未知）
ASIC:专用集成电路，它是面向专门用
途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，
短、交货周期供货的全定制，半定制集成电
路。与门阵列等其它ASIC (Application
Specific IC)相比，它们又具有设计开发周期
量产的电子产品。
14
熔丝型开关
PLICE（可编程逻辑互连电路单元）
熔丝断开为1
01
A1 A 0
0 0
0 1
1 0
1 1
1
0
10 00 00 1
0
Y1
0
0
0
1
Y2 Y3 Y4
0 0 0
0 0 1
1 0 0
0 0 1
十进制
0
1
4
9
用高压将PLICE
介质击穿。
反熔丝型开关
15
在反熔丝PROM中，各连接点放的不是熔丝，而
单片微型计算机(Single Chip
Microcomputer)，是指随着大规模集成
电路的出现及其发展，将计算机的
CPU、RAM、ROM、定时数器和多种
I/O接口集成在一片芯片上，形成芯片
级的计算机。
4
设计方法上从CISC结构演变到RISC结构
通常将采用英特尔处理器的服务器称为
IA (Intel Architecture)架构服务器，由于
Logic
0.35/0.3µm 3.3V/5V
Mix Mode
NVM
Hi-Voltage
CIS
Rtn
0.15µm

芯片设计工程师面试经验

芯片设计工程师面试经验面试时间：2016面试职位：芯片设计工程师分享时间：2016-10 面试经历：第一面技术面主要问毕业设计课题，把你的课题做什么结果怎么样讲清楚就可以，最后还要问面试官一个问题第二面boss面综合面试，从个人信息到专业知识都会问面试官提的问题：你的毕业课题做的是什么，能应用在什么方面你的父母的职业，有没有兄弟姐妹你的优点和缺点，各三个有用(0) 评论(2) 面试感觉：一般面试难度：难度一般应聘途径：网上申请华为 - 芯片设计工程师面试时间：2014面试职位：芯片设计工程师分享时间：2016-09 面试经历：海思面试和华为其他技术岗类似两面第一面是技术面会问一些基本的技术问题 LZ投的数字IC工程师问的问题有1 建立保持时间概念2 全加器用与非门实现3 二进制转格雷码4 AHB总线和AXI总线的优缺点5 三分频五分频电路的verilog代码然后是毕设课题相关的问题问得比较细主要我做得和面试官所在部门的业务很相关（真心是巧）第一面结束后面试官会在他们的招聘系统里对你进行打分和评价内容很详细因为我看到他们打了好长时间当然你是看不到他们对你的评价的大概在等候区等待了半个小时左右便进入第二面。

第二面为主管面面试我的是华为海思北研所所长主管面的问题是根据第一面面试官的评语进行的如果一面面试官觉得你技术基础不扎实二面可能还会接着问你基础问题如果一面觉得你项目上做得很不错二面boss可能会再探探你的底二面面试官还会关心你对工作地点得考虑以及岗位的理解问题比较常见（个人优缺点了抗压能力了最成功的和最失败的事了等等）提前准备下就ok了然后就结束等offer通知吧。

面试官提的问题：海思面试和华为其他技术岗类似两面第一面是技术面会问一些基本的技术问题 LZ投的数字IC工程师问的问题有1 建立保持时间概念2 全加器用与非门实现3 二进制转格雷码4 AHB总线和AXI总线的优缺点5 三分频五分频电路的verilog代码然后是毕设课题相关的问题问得比较细主要我做得和面试官所在部门的业务很相关（真心是巧）第一面结束后面试官会在他们的招聘系统里对你进行打分和评价内容很详细因为我看到他们打了好长时间当然你是看不到他们对你的评价的大概在等候区等待了半个小时左右便进入第二面。

硬件工程师面试试题

硬件工程师面试试题硬件工程师面试题尊敬的面试官，首先感谢您给予我这次面试的机会。

我对硬件工程师的职位非常感兴趣，能够参与设计和开发新一代的硬件产品是我一直以来的梦想。

硬件工程师是一个非常关键的职位，他们负责设计、开发和测试计算机硬件组件，确保硬件系统的正常运行。

对于一名合格的硬件工程师来说，需要具备深厚的电子学和计算机原理知识，并能够熟练使用各种工具和软件进行设计和测试。

在面试中，通常会涉及到以下几个方面的问题，我将逐一给出我的回答：1. 请描述一下你最熟悉的硬件设计项目。

我之前参与过一个基于FPGA的嵌入式系统设计项目。

我负责了整个项目的硬件设计和调试工作。

在设计过程中，我参考了相关技术文档和硬件规范，使用VHDL语言进行数字逻辑设计，并进行功能验证和时序分析。

最终，我成功实现了设计要求并通过了验证测试。

2. 请谈谈你对硬件设计中的信号完整性的理解。

信号完整性是指在高速电路中保持信号的稳定和可靠传输的能力。

在硬件设计中，我们需要考虑到信号的传输延迟、串扰、反射等问题，以确保信号在高速传输中不会失真或干扰。

为此，我们可以采取一系列的设计措施，如电缆长度匹配、终端匹配、垂直化和水平化布局等方法来减小信号完整性的问题。

3. 你如何进行硬件测试和故障排除？在硬件测试过程中，我通常会按照设计规范和测试计划进行测试。

我会使用各种测试设备，如示波器、信号发生器和逻辑分析仪等，进行基本功能测试、性能测试和时序验证。

如果出现故障，我会通过逐步排除的方法，从硬件电路、供电系统、时钟信号等方面进行排查，找出故障点并进行修复。

4. 你如何评估和选择硬件组件？在评估和选择硬件组件时，我会首先根据项目需求和性能要求进行筛选。

然后，我会查阅相关的性能参数和技术文档，了解组件的可靠性、功耗、接口兼容性等方面的信息。

同时，我也会参考供应商的声誉和客户反馈，以确保所选择的硬件组件能够符合项目的需求。

5. 请谈谈你对硬件设计的未来发展趋势的看法。

IC设计模拟的经典的面试题及其答案

Latc‎h up ‎最易产生在‎易受外部干‎扰的I/O‎电路处, ‎也偶尔发生‎在内部电路‎Lat‎c h up‎是指cm‎o s晶片中‎,在电源‎p ower‎VDD和‎地线GND‎(VSS)‎之间由于寄‎生的PNP‎和NPN双‎极性BJT‎相互影响而‎产生的一低‎阻抗通路,‎它的存在‎会使VDD‎和GND之‎间产生大电‎流随着I‎C制造工艺‎的发展, ‎封装密度和‎集成度越来‎越高,产生‎L atch‎up的可‎能性会越来‎越大L‎a tch ‎u p 产生‎的过度电流‎量可能会使‎芯片产生永‎久性的破坏‎, Lat‎c h up‎的防范是‎I C La‎y out ‎的最重要措‎施之一‎Q1为一垂‎直式PNP‎BJT,‎基极(b‎a se)是‎n well‎,基极到‎集电极(c‎o llec‎t or)的‎增益可达数‎百倍；Q2‎是一侧面式‎的NPN ‎B JT，基‎极为P s‎u bstr‎a te，到‎集电极的增‎益可达数十‎倍；Rwe‎l l是nw‎e ll的寄‎生电阻；R‎s ub是s‎u bstr‎a te电阻‎。

‎以上‎四元件构成‎可控硅（S‎C R）电路‎，当无外界‎干扰未引起‎触发时，两‎个BJT 处‎于截止状态‎，集电极电‎流是C-B‎的反向漏电‎流构成，电‎流增益非常‎小，此时L‎a tch ‎u p不会产‎生。

当其中‎一个BJT‎的集电极电‎流受外部‎干扰突然增‎加到一定值‎时，会反馈‎至另一个B‎J T，从而‎使两个BJ‎T因触发而‎导通，VD‎D至GND‎（VSS）‎间形成低‎抗通路，L‎a tch ‎u p由此而‎产生。

‎产生Lat‎c h up‎的具体原‎因‎芯片一开始‎工作时VD‎D变化导致‎n well‎和P su‎b stra‎t e间寄生‎电容中产生‎足够的电流‎，当VDD‎变化率大到‎一定地步，‎将会引起L‎a tch ‎u p。

‎当I/O‎的信号变化‎超出VDD‎-GND（‎V SS）的‎范围时，有‎大电流在芯‎片中产生，‎也会导致S‎C R的触发‎。

IC设计专业FPGA面试题.doc

IC设计基础（流程、工艺、版图、器件）笔试面试题882008-07-30 12: 331、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）.（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别.（未知）答案：FPGA是可编程ASIC.ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的.根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路.与门阵列等其它ASIC（Application Specific IC）相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识.（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程.（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具.（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic 的design flow.（威盛VIA 2003. 11. 06 上海笔试试题）10、写出asic前期设计的流程和相应的工具.（威盛）11、集成电路前段设计流程，写出相关的工具.（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input）用vhdl或者是veri log语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入：composer （cadence）;viewlogic （viewdraw）2.）电路仿真（circuit simulation）将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog:CADENCESYNOPSY Verolig-XL vcsMENTOR Modle-simVHDL :CADENCE NC-vhdlSYNOPSYSVSSMENTOR Modle-s im模拟电路仿真工具：♦♦♦ANTI HSpice pspice,spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools）逻辑综合工具可以将设计思想vhd代妈转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿（gates del ay）反标到生成的门级网表中，返回电路仿真阶段进行再仿真.最终仿真结果生成的网表称为物理网表.12、请简述一下设计后端的整个流程？（仕兰微面试题目）13、是否接触过自动布局布线?请说出一两种工具软件.自动布局布线需要哪些基本元素？（仕兰微面试题目）14、描述你对集成电路工艺的认识.（仕兰微面试题目）15、列举几种集成电路典型工艺.工艺上常提到0. 25, 0. 18指的是什么？（仕兰微面试题目）16、请描述一下国内的工艺现状.（仕兰微面试题目）17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）19、解释latch-up现象和Antenna effect和其预防措施.（未知）20、什么叫Latchup?（科广试题）21、什么叫窄沟效应？（科广试题）22、什么是NMOS、PMOS、CMOS?什么是增强型、耗尽型？什么是PNP、NPN?他们有什么差别？（仕兰微面试题目）23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微面试题目）24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特41- （Infineon笔试试题）25、以interver为例，写出N阱CMOS的process流程，并画出剖面图.（科广试题）26、Please explain how we describe the resistance in semiconductor. Comparethe resistance of a meta 1, poly and diffusion in tranditional CMOS process.（威盛笔试题circuit design-bei jing-03. 11. 09）27、说明mos —半工作在什么区.（凹凸的题目和面试）28、画p-bulk的nmos截面图.（凹凸的题目和面试）29、写schematic note （?）,越多越好.（凹凸的题目和面试）30、寄生效应在ic设计中怎样加以克服和利用.（未知）31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究.IC设计的话需要熟悉的软件：Cadence, Synopsys, Avant, UNIX当然也要大概会操作.32、unix命令cp -r, rm, uname.（扬智电子笔试）企业面试电子类面试题一单片机、MCU、计算机原理2008-03-20 08: 19单片机、MCU、计算机原理1、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。

IC设计基础笔试面试常见题目(含详细答案)

位裕度；米勒补偿属于这种补偿方式；极补偿的频带宽。
-零点补偿同样会使基本放大电路的频带变窄，但比主极点
6.2 超前补偿
引入相位超前网络，产生额外的零点 fz 和极点 f2，用其产生的零点 fz 去抵消原系统的次极点 P2，
而 f2 则成为新的次极点（注意 f2>P2），在补偿的过程中原系统的主极点 f1 保持不变；通过这种方式
(1 o) f
f (1 o ) f
f 三者之间的大小比较：
f T f f ，其中 T f
o
f
fT
o
f
5.2 MOSFET transistor
gm 2 I
2I Vov Vov ； Vov
2I ；I
1 Vov2 2
Vt Vt 0
2 F VSB 2 F （体效应）； gmb gm ( 0.01~ 0.3)
Vb 需要复杂的电路；
9.1.5 source degeneration 的共源级放大电路
Gm
gm 1 gm RS ，如果 Rs 很大，则 Gm 很稳定，增益 Av 也很稳定；代价是 Av 的减小。
9.2 共漏极放大电路（源跟随器）
AV
gm RS
1 ( gm gmb )RS
上图中 M1 的漏电流受输入直流电平
在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对
该节点的关系（是 “流入 ”还是 “流出 ”）；而各电流值的正、负则反映了该电流的实际方向与参考
方向的关系（是相同还是相反）。通常规定，对参考方向背离（流出）节点的电流取正号，而
对参考方向指向（流入）节点的电流取负号。
（ 2 ）第二定律又称基尔霍夫电压定律，简记为 KVL ，是电场为位场时电位的单值性在集总参

集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了

集成电路设计基础（工艺、版图、流程、器件）1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题）Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

产生Latch up 的具体原因：• 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。

• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

• E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。

• Well 侧面漏电流过大。

消除“Latch-up”效应的方法：版图设计时：①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；②避免source和drain的正向偏压；③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。

面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）

面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）第一篇：面试笔试题目 IC设计基础(流程、工艺、版图、器件) IC设计基础（流程、工艺、版图、器件）1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。

（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。

（未知）答案：FPGA是可编程ASIC。

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。

根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。

与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。

（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。

（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。

（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。

（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。

（威盛）11、集成电路前段设计流程，写出相关的工具。

（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。

常见数字IC设计、FPGA工程师面试题

常见数字IC设计、FPGA⼯程师⾯试题1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

答案应该与上⾯问题⼀致〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在⼀起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。

改变后的状态将⼀直保持到下⼀个时钟脉冲的到来，此时⽆论外部输⼊ x 有⽆变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使⽤带时钟的触发器外，还可以使⽤不带时钟的触发器和延迟元件作为存储元件，电路中没有统⼀的时钟，电路状态的改变由外部输⼊的变化直接引起。

2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输⼊端都接同⼀个时钟脉冲源，因⽽所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统⼀的时钟，有些触发器的时钟输⼊端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，⽽其他的触发器的状态变化不与时钟脉冲同步。

3：时序设计的实质：电路设计的难点在时序设计，时序设计的实质就是满⾜每⼀个触发器的建⽴/保持时间的⽽要求。

4：建⽴时间与保持时间的概念？建⽴时间：触发器在时钟上升沿到来之前，其数据输⼊端的数据必须保持不变的时间。

保持时间：触发器在时钟上升沿到来之后，其数据输⼊端的数据必须保持不变的时间。

不考虑时钟的skew，D2的建⽴时间不能⼤于（时钟周期T - D1数据最迟到达时间T1max+T2max）；保持时间不能⼤于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进⼊亚稳态并向后级电路传播5：为什么触发器要满⾜建⽴时间和保持时间？因为触发器内部数据的形成是需要⼀定的时间的，如果不满⾜建⽴和保持时间，触发器将进⼊亚稳态，进⼊亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过⼀个恢复时间，其输出才能稳定，但稳定后的值并不⼀定是你的输⼊值。

数字芯片设计面试题

数字芯片设计面试题
数字芯片设计是一个复杂且专业的领域，因此面试过程中可能会涵盖广泛的主题。

以下是一些可能出现的问题：
1. 基础知识问题：请解释一下数字电路和逻辑门的工作原理。

2. 设计问题：请设计一个简单的加法器电路。

3. 编程和EDA工具问题：请描述一下您在使用Verilog或VHDL编程时的经验。

您使用过哪些EDA工具？
4. 集成电路设计流程问题：请解释集成电路设计流程，包括电路设计、功能仿真、布局与布线等步骤。

5. 数字系统设计问题：请设计一个简单的处理器或微控制器，并解释其各个部分的功能。

6. 性能和功耗问题：如何平衡芯片的性能和功耗？
7. 故障排除和测试问题：请描述您在解决数字芯片设计中的问题时所采取的策略。

8. 团队协作和沟通问题：在您的项目中，您是如何与团队成员和其他利益相关者沟通的？
9. 行业趋势和未来发展问题：您对数字芯片设计的未来趋势有何看法？
10. 实际项目问题：请描述一下您曾经设计过的数字芯片项目，包括设计目标、实现过程和结果。

以上是一些可能的面试问题，但并不是全部。

具体的面试问题会根据面试官的要求和应聘者的经验、技能水平而有所不同。

数字IC后端设计工程师面试真题·1（含参考答案）

数字IC后端设计工程师面试真题·1（含参考答案）1.1.请说一下标准单元的延迟与哪些因素有关？此题经常容易被作为笔试题，考察学生的时序基础理解能力本质上，standard cell delay由cell的input transition和output load决定PVT作为外部条件，也会影响到cell的delay。

应该理解到PVT与delay的关系是怎么样？建议: 比较全面的回答是在同一种PVT条件下，cell delay由input transition和 output load决定。

2.2.请列举几个你知道的sdc命令，并说出它的用途？回顾常见的sdc命令：描述芯片的工作速度，即时钟的频率，包括create_clock, create_generated_clock等 2描述芯片的边界约束，包括set_input_delay, set_output_delay等，描述芯片的一些设计违反rule（DRV），包括set_max_fanout, set_max_capacitance, set_max_transition等描述设计中一些特殊的路径，包括set_false_path, set_multicycle_path等 5描述设计中一些需要禁止的timing arc,例如set_disable_timing3.3.请说一下drv的概念，主要包含哪些内容？Max transition, max capacitance, max fanout 为什么优先修复，课上提过多次，需要记牢可以特意和面试官指出：max fanout不需要修复4.4.请写一下setup, hold slack的计算公式5.5.列举你知道的几种修复setup timingviolation的方法，该优先使用哪一种？1.减小data path的delay Vt Swap, HVT>RVT, RVT>LVT 插入BUF (线太长，fanout过大) Size up cell(增强驱动) 走高层线2.增加capture clock path delay 需要注意：加buf在capture clock endpoint前面并且检查：下一级path是不是有setup slack margin 该级register的input pin上的有没有hold margin6.6.列举一下你知道的修复hold timing violation的方法? 经典必问题增加data path上的delay Endpoint上***uffer/delay cell讲师建议：面试官一般会引申出去，接着问你buffer插在什么位置优先采用delay cell还是buffer, 这两者的优缺点7.7.在修复hold violation时，delay cell和buffer该优先使用哪一种，各有什么优缺点？Violation较大时，优先使用delay cell；较小时，优先使用buffer。

面试对ic设计岗位的理解

面试对ic设计岗位的理解
IC设计，Integrated Circuit Design，或称为集成电路设计。

大白话简单说就是：用HDL（硬件描述语言)描述出需要的功能，用CAD 工具把这些HDL 翻译成gds文件，也就是晶圆厂可以认识的文件，在晶圆厂做成一颗颗芯片，你可以在所有电子产品的内部看到。

从玩具芯片，电话，电脑，提款机，汽车电子，等等。

它也是是电子工程学和计算机工程学的一个学科，其主要内容是运用电路设计技术设计集成电路（IC）。

IC设计涉及硬件软件两方面专业知识。

硬件包括数字、模拟电路设计等。

软件包括用汇编语言,C语言等写firmware或用户应用程序。

IC设计是将用户的功能要求转化成电子芯片的过程。