位二进制同步可逆计数器
HC245详细中文资料
74HC245详细中文资料74HC245是一款高速CMOS器件，74HC245引脚兼容低功耗肖特基TTL（LSTTL）系列。
74HC245译码器可接受3位二进制加权地址输入（A0, A1和A2），并当使能时，提供8个互斥的低有效输出（Y0至Y7）。
74HC245特有3个使能输入端：两个低有效（E1和E2）和一个高有效（E3）。
除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。
利用这种复合使能特性，仅需4片74HC245芯片和1个反相器，即可轻松实现并行扩展，组合成为一个1-32（5线到32线）译码器。
任选一个低有效使能输入端作为数据输入，而把其余的使能输入端作为选通端，则74HC245亦可充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。
74HC245与74HC238逻辑功能一致，只不过74HC138为反相输出。
功能CD74HC245 ，CD74HC238和CD74HCT245， CD74HCT238是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。
74HC245作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在高性能存贮器系统中,用这种译码器可以提高译码系统的效率。
将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。
HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个低电平输出。
两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。
在解调器应用中,赋能输入端可用作数据输入端。
特性复合使能输入，轻松实现扩展兼容JEDEC标准no.7A 存储器芯片译码选择的理想选择低有效互斥输出 ESD保护 HBM EIA/JESD22-A114-C超过2000 V MM EIA/JESD22-A115-A超过200 V 温度范围 -40～+85 ℃ -40～+125 ℃多路分配功能74HC245是一款高速CMOS器件，74HC245引脚兼容低功耗肖特基TTL（L STTL）系列。
课程设计——拔河游戏机
拔河游戏机一、设计任务与要求拔河游戏机用9个灯泡指示灯排列成一行，开机后只有中间一个点亮，以此作为拔河的中心线，游戏双方各持一个按键，迅速地、不断地按动产生脉冲，谁按得快，亮点向谁方向移动，不断地按，亮点不断地移动。
移到任一方终端指示灯点亮，这一方就得胜，此时双方按键均无作用，输出保持，只有经复位后才使亮点恢复到中心线。
二、总体框图可逆计数器74LS193原始状态输出4位二进制数0000，经译码器输出使中间的一只指示灯点亮。
当按动A、B两个按键时，分别产生两个脉冲信号，经整形后分别加到可逆计数器上，可逆计数器输出的代码经译码器译码和反相器74LS04后后驱动电平指示灯点亮并产生位移，当亮点移到任何一方终端后，由于控制电路的作用，使这一状态被锁定，而对输入脉冲不起作用。
如按动开关3，亮点又回到中点位置，再次按动开关3，比赛又可重新开始。
为指出谁胜谁负，需用一个控制电路，当亮点移动到任何一方的终端时，则判该方为胜，此时双方按键均无效，此电路可用或门实现，将双方终端接至或门的2个输入端，当获胜一方为“1”，而另一方则为“0”，或门输出为“1”，此时的输出再与编码电路的输出经一或门，分别送到74LS193计数器的CPD 和CPU。
三、选择器件74LS138 3线—线译码器 1片74LS193 同步二进制可逆计数器 1片74LS00 四2输入与非门 2片74LS04 六反向器 2片74LS08 四2输入与门 1片74LS32 四2输入或门 1片电阻 1 KΩ 4个100Ω1个开关单刀双掷开关 2个单刀单掷开关 1个下面详细介绍这些器件3.1 3线—8线译码器74LS138图（1）74LS138的逻辑符号图图（2） 74LS138的逻辑框图输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图（1）为3线-8线译码器74LS138的逻辑符号图，其有3个附加的控制端G1、G2A和G2B。
位二进制同步可逆计数器
CP0 CP1 CP2 CP
C Q2nQ1nQ0n
J0 K0 1
J 2 K2 Q1nQ0n
J1 K1 Q0n
CP
时
序 Q0
图
Q1
Q2 C
驱 动
J0 K0 1
方 程
J1 K1 Q0n
J 2 K2 Q1nQ0n
FF0每输入一个时钟脉 冲翻转一次 FF1在Q0=1时，在下一个CP 触发沿到来时翻转。 FF2在Q0=Q1=1时，在下一个 CP触发沿到来时翻转。
U
/
D
Q0n
J2 K2 U / D Q1nQ0n U / D Q1nQ0n
输出方程
C / B U / D Q0nQ1nQ2n U / D Q0nQ1nQ2n
电路图
1
& ≥1
U/D
1
FF0
1J
Q0
FF1 1J
C1
C1
1K CP
1K Q0
& ≥1
FF2
Q1
1J
13.3 计 数 器
在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 加法计数器
二进制计数器 减法计数器 可逆计数器 加法计数器
同步计数器 十进制计数器 减法计数器
可逆计数器
计
数
N进制计数器
·
器
·
二进制计数器
·
异步计数器 十进制计数器
·
N进制计数器
· ·
计数器的分析步骤：
1. 根据电路，写出时钟方程、驱动方程和输 出方程；
C1
1K Q1
& ≥1 C/B
同步二进制可逆计数器(74LS191)
返回
Q3 Q2 Q1 Q0 S M CP 74LS191
C LD
CPD3 DLeabharlann D1 D0下一页返回
“1”
Q3 Q2 Q1 Q0 S M CP 74LS191
C LD
CP
CP RD LD S1 × 0 1 1 1 1 × 0 1 1 1 × × 0 × 1 S2 工作状态 × × 1 0 1 清零 预置数 保持 保持 计数 0 0 × 1
74LS191的功能表
S LD 1 1 0 1 M 0 1 × × × × CP 工作状态 加法计数 减法计数 预置数 保持
返回
例1:试用置位法将四位同步二进制可逆计数器 试用置位法将四位同步二进制可逆计数器 74LS191接成九进制加法计数器 计数状态为 接成九进制加法计数器.计数状态为 接成九进制加法计数器 计数状态为:
C LD
返回
小结:
• 1.74LS191逻辑电路图 逻辑电路图 • 2. 74LS191功能表 功能表 • 3.用置位法将 用置位法将74LS191接成 进制加法计 接成N进制加法计 用置位法将 接成 数器的步骤 • 4.用置位法将 用置位法将74LS191接成 进制减法计 接成N进制减法计 用置位法将 接成 数器的步骤 • 5.实践应用 实践应用
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Q3 Q2 Q1 Q0 S M 74LS191
C LD
CP
CP
D3 D2 D1 D0
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“1”
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Q3 Q2 Q1 Q0 S M CP 74LS191
数字逻辑课后答案第七章
D80 D20
D20 D4
D10 D10
D8 D2
D1
图2
3. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法
器。
解答
分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和 加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的 范围为0000～10011(0～19,19=9+9+最低位的进位)。因为题目要求运算的结果也
0
0000000000
0
1
0000100001
0
2
0001000010
0
3
0001100011
0
4
0010000100
0
5
0010100101
0
6
0011000110
0
7
0011100111
0
8
0100001000
0
9
0100101001
0
10
0101010000
1
11
0101110001
1
12
0110010010
设计出该序列发生器的逻辑电路图如图8所示。
图8
11. 在图9所示电路中，若取R1=2R2 ,请问输出矩形波的占空比为多 少?
图9 解答
2R2 + R2 = 3R2 = 3 2R2 + 2R2 4R2 4
12. 分析图10所示由定时器5G555构成的多谐振荡器。
图10
（1）计算其振荡周期；
（2）若要产生占空比为50%的方波，R1和R2的取值关系如何?
路较复杂，一般分辨率较低；逐次比较型速度较快，精度高；双积 分型精度高、抗干扰能力强，但速度较慢。 18. ADC0809如何实现对8路模拟量输入的选择?当它与微机连接时是
同步二进制计数器的电路
同步二进制计数器的电路1. 引言同步二进制计数器是一种常见的数字电路，用于计数和记录输入脉冲的数量。
它由多个触发器组成，通过时钟信号同步触发器的状态改变，从而实现计数功能。
本文将介绍同步二进制计数器的原理、设计方法以及应用场景。
2. 原理同步二进制计数器由多个触发器组成，其中每个触发器都有两个输入：时钟信号和清零信号。
当时钟信号上升沿到达时，触发器根据其输入状态改变输出状态。
当清零信号为高电平时，触发器将输出置为0。
在同步二进制计数器中，每个触发器都与前一个触发器相连，并且第一个触发器与外部输入信号相连。
当时钟信号上升沿到达时，第一个触发器会检测到外部输入脉冲，并将其传递给下一个触发器。
这样，在每个时钟周期内，每个触发器都会将前一个触发器的输出传递给下一个触发器。
3. 设计方法3.1 触发器选择在设计同步二进制计数器时，需要选择适当的触发器。
常见的触发器有D触发器、JK触发器和T触发器。
根据具体的需求，选择合适的触发器进行设计。
3.2 计数位数确定根据需要计数的范围，确定计数器需要多少位。
例如，如果需要计数0到15之间的数字，那么需要一个4位计数器。
3.3 连接触发器将选择好的触发器按照顺序连接起来，构成同步二进制计数器电路。
每个触发器都与前一个触发器相连，第一个触发器与外部输入信号相连。
3.4 添加清零功能为了能够在需要时将计数值清零，可以在每个触发器上添加清零信号输入，并通过逻辑门控制清零信号的传递。
4. 应用场景同步二进制计数器广泛应用于各种领域，包括但不限于以下几个方面：4.1 计时和测量同步二进制计数器可以用于计时和测量应用中。
通过连接合适数量的同步二进制计数器，可以实现高精度的时间测量和频率测量。
4.2 数据传输和通信同步二进制计数器可以用于数据传输和通信应用中。
通过将计数器的输出与其他电路相连，可以实现数据的同步传输和时序控制。
4.3 事件触发和触发控制同步二进制计数器可以用于事件触发和触发控制应用中。
习题答案(数电)
西安工程大学
数字电子技术基础
Q 23. 已知 D 触发器各输入端的波形如图所示，试画出 Q 、 触发器各输入端的波形如图所示， 端的波形。 端的波形。
答案： 答案：
西示为边沿 触发器构成的电路图，设触发器的初状态 如图所示为边沿D触发器构成的电路图 触发器构成的电路图， Q1Q0=00，确定 0 及Q1在时钟脉冲作用下的波形。 在时钟脉冲作用下的波形。 ，确定Q 答案： 答案： 因为 D0 = Q1
17. 试用 试用74161构成九进制计数器。（可采用异步清零法或 构成九进制计数器。（ 构成九进制计数器。（可采用异步清零法或 同步预置数法） 同步预置数法） 异步清零法 同步预置数法
答案： 答案：
西安工程大学
数字电子技术基础 17.由或非门组成的触发器和输入端信号如图所示，设触发器 由或非门组成的触发器和输入端信号如图所示， 由或非门组成的触发器和输入端信号如图所示 的初始状态为1，画出输出端Q的波形 的波形。 的初始状态为 ，画出输出端 的波形。 答案： 答案：
西安工程大学
数字电子技术基础 列状态转换表 画状态转换图和时序波形图
由状态图可以看出， 由状态图可以看出， 当输入X 当输入 ＝0时，状态变化为： 00→01→10→11→00→… 时 状态变化为： 当X＝1时，状态变化为： 00→11→10→01→00→… ＝ 时 状态变化为： 可见，该电路既具有递增计数功能，又具有递减计数功能， 可见，该电路既具有递增计数功能，又具有递减计数功能， 是一个2位二进制同步可逆计数器 位二进制同步可逆计数器。 是一个 位二进制同步可逆计数器。 西安工程大学
数字电子技术基础 令A2=E A1=F A0=G 则
′ ′ Y0′ ~ Y7′ → m0 ~ m7
基于Verilog语言的4位二进制可逆计数器的设计
基于Verilog语言的4位二进制可逆计数器的设计作者：杨柳李百伦徐杨李鹏飞殷海博葛楠来源：《电脑知识与技术》2019年第09期摘要：此次设计介绍了Verilog-HDL语言在可逆计数器的具体应用，给出了仿真波形并下载到FPGA开发板上实际进行验证。
说明了实现电子电路的自动化设计（EDA）过程和EDA 技术在现代数字系统中的重要地位及作用.关键词：Verilog-HDL；EDA；FPGA；开发板；仿真中图分类号：TP311 文献标识码：A文章编号：1009-3044（2019）09-0219-021 绪论1.1 Verilog HDL 语言1983 年， GDA公司的 Phil Moorby首先创立Verilog HDL语言。
后来phil morrby变成Verilog-XL 的主要的设计师以及（Cadence Design System）的第一合伙人。
一年后，第一个有关 Verilog-XL 的仿真器由Moobry设计，在1986年他提出的XL算法可以用于快速门仿真，又对 Verilog HDL 的发展产生深远的影响。
1.2 EDA技术的优势1）抽象的行为以及功能的描述，在各个内部线路的结构可以使用HDL对数字系统进行，从而可以进行计算机的模拟验证在电子设计各个阶段、各个层次，进而提高设计过程准确性。
既能缩短设计的周期，也能很大程度降低设计的成本。
2）EDA可以自动完成设计过程，依赖于种类库。
例如：在逻辑综合时由综合库，在逻辑仿真时有模拟库，以及在版图综合时又版图库，在测试综合时有测试库等。
3）渐渐强大的逻辑设计仿真测试技术，很大程度上提高大规模的系统电子设计自动化，是EDA中最具有电子现代化设计的技术特征的功能，对如今自动化生产做出巨大的贡献。
1.3 FPGA介绍FPGA （Field Programmable Gate Array）为现场可编程门阵列。
基于PAL、GAL、FPLD 等一些可编程器件，FPGA在此基础上进行深入发展。
数字逻辑(第二版) 华中科技大学出版社(欧阳星明)版数字逻辑答案第七章
习 题 七1. 用4位二进制并行加法器设计一个实现8421码对9求补的逻辑电路。
解答设8421码为B 8B 4B 2B 1 ，其对9的补数为C 8C 4C 2C 1 ,关系如下：相应逻辑电路图如图1所示。
图 12. 用两个4位二进制并行加法器实现2位十进制数8421码到二进制码解答设两位十进制数的8421码为D 80D 40D 20D 10D 8D 4D 2D 1 ，相应二进制数为B 6B 5B 4B 3B 2B 1B 0，则应有B 6B 5B 4B 3B 2B 1B 0 = D 80D 40D 20D 10×1010＋D 8D 4D 2D 1，运算如下：× D 80 1D 40 0 D 20 1 D 10 0 ＋ D 80 D 40 D 80 D 20D 40 D 10 D 8D 20D 4 D 10D 2 D 1B 6B 5B 4 B 3B 2B 1B 0据此，可得到实现预定功能的逻辑电路如图2所示。
图 23. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法解答分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的范围为0000～10011(0～19,19=9+9+最低位的进位)。
因为题目要求运算的结果也是D 8 D 10D 2D 10 D 18421码，因此需要将二进制并行加法器输出的二进制数修正为8421码。
设输出的二进制数为FC 4 F 4 F 3 F 2 F 1，修正后的结果为'1'2'3'4'4F F F F FC ，可列出修正函数真值表如表1所示。
根据表1写出控制函数表达式，经简化后可得：据此，可画出逻辑电路图如图3所示。
图34. 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。
解答假定采用T4138和与非门实现给定函数功能，可将逻辑表达式变换如下：逻辑电路图如图4所示。
常用4000系列标准数字电路的名称 & 74系列集成电路的分类及区别
CD4076 四D寄存器
CD4077 四2输入端异或非门
CD4078 8输入端或非门/或门
CD4081 四2输入端与门
CD4082 双4输入端与门
CD4085 双2路2输入端与或非门
CD4086 四2输入端可扩展与或非门
CD4089 二进制比例乘法器
CD4093 四2输入端施密特触发器
CD4040 12级二进制串行计数/分频器
CD4041 四同相/反相缓冲器
CD4042 四锁存D型触发器
CD4043 三态R-S锁存触发器("1"触发)
CD4044 四三态R-S锁存触发器("0"触发)
CD4046 锁相环
CD4047 无稳态/单稳态多谐振荡器
CD4048 四输入端可扩展多功能门
CD4556 双二进制四选一译码器/分离器
CD4558 BCD八段译码器
CD4560 "N"BCD加法器
CD4561 "9"求补器
CD4573 四可编程运算放大器
CD4574 四可编程电压比较器
CD4575 双可编程运放/比较器
CD4583 双施密特触发器
CD4584 六施密特触发器
74ls54 四路2-3-3-2输入与或非门
74ls54 四路2-2-3-2输入与或非门
74ls55 二路4-4输入与或非门(可扩展)
74ls60 双四输入与扩展
74ls61 三3输入与扩展
74ls62 四路2-3-3-2输入与或扩展器
74ls63 六电流读出接口门
74ls64 四路4-2-3-2输入与或非门
单片机驱动芯片74HC245详细中文资料(16.5)
单片机驱动芯片(74HC245)详细中文资料(74HC245是一款高速CMOS器件，74HC245引脚兼容低功耗肖特基TTL（LSTTL）系列) 74HC245译码器可接受3位二进制加权地址输入（A0, A1和A2），并当使能时，提供8个互斥的低有效输出（Y0至Y7）。
74HC245特有3个使能输入端：两个低有效（E1和E2）和一个高有效（E3）。
除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。
利用这种复合使能特性，仅需4片7 4HC245芯片和1个反相器，即可轻松实现并行扩展，组合成为一个1-32（5线到32线）译码器。
任选一个低有效使能输入端作为数据输入，而把其余的使能输入端作为选通端，则74HC245亦可充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。
74HC245与74HC238逻辑功能一致，只不过74HC138为反相输出。
一、功能CD74HC245 ，CD74HC238和CD74HCT245， CD74HCT238是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。
74HC245作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在高性能存贮器系统中,用这种译码器可以提高译码系统的效率。
将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。
HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个低电平输出。
两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。
在解调器应用中,赋能输入端可用作数据输入端。
特性复合使能输入，轻松实现扩展兼容JEDEC标准no.7A 存储器芯片译码选择的理想选择低有效互斥输出 ESD保护 HBM EIA/JESD22-A114-C超过2000 V MM EIA/JESD22-A115-A超过200 V 温度范围 -4 0～+85 ℃ -40～+125 ℃多路分配功能74HC245是一款高速CMOS器件，74HC245引脚兼容低功耗肖特基TTL（LSTTL）系列。
二进制计数器
2019/11/20
(a) 电路图 （b）时序图
12
2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
2019/11/20
13
（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。
仿真
图5-16 3位异步二进制减法计数器
2019/11/20
(a)逻辑图 ( b)时序图
14
表5-6 3位二进制减法计数器状态表
CP顺序 0 1 2 3 4 5 6 7 8
Q2 Q1 Q0 000 111 110 101 100 011 010 001 000
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
0000
22
图5-19 4位同步二进制加法计数器的时序图
2019/11/20
23
仿真
图5-20 T40位=同J0步=K二0=进1制加法计数器 T1=J1=K1= Q0
T2=J2=K2= Q1Q0
2019/11/20
器翻转，计数减1。
2019/11/20
25
（2）触发器的翻转条件是：当低位触发器的Q端 全1时再减1，则低位向高位借位。
10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111
二进制计数器的原理
二进制计数器的原理1.二进制异步加计数器的原理原理分析:假设各触发器均处于0态，根据电路结构特点以及D 触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。
其中虚线是考虑触发器的传输延迟时间tpd后的波形。
由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。
因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n 位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n 个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd 后到来，因此计数脉冲的最小周期Tmin＝ntpd 。
2.二进制异步减计数器的原理原理分析：图8.4.4是3位二进制异步减计数器的逻辑图和状态图。
从初态000开始，在第一个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位信号），此上升沿使FF1也由0翻转为1(Q1的借位信号)，这个上升沿又使FF2 由0翻转为1，即计数器由000变成了111状态。
在这一过程中，Q0向Q1进行了借位,Q1向Q2进行了借位。
此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）。
输入第8个计数脉冲后，计数器又回到000状态，完成一次循环。
因此，该计数器是23进制（模8）异步减计数器，它同样具有分频作用。
3.二进制同步加计数器，同步减计数器的原理二进制同步加计数器的原理分析：图8.4.5是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。
二进制计数器
图5-17 4位二进制同步加法计数器74LS161的逻辑符号
如表5-6所示为74LS161的功能表。
清零 RD 0 1 1 1 1
预置 LD × 0 1 1 1
使能
EP ET ××
××
0× ×0
1
1
表5-6 74LS161的功能表
J1 J2
K1 K2
Q0 Q0Q1
J3 K3 Q0Q1Q2
由于该电路的驱动方程规律性较强，只需用“观察法”就 可画出时序波形图或状态转换表（参见表5-4）。
表5-4 4位二进制同步加法计数器的状态转换表
计数脉冲序号 0 1 2 3 4 5 6
电路状态 Q3Q2Q1Q0 0000 0001 0010 0011 0100 0101 0110
如图5-11所示为JK触发器组成的4位异步二进制加法计数器的 电路结构。
图5-11 4位异步二进制加法计数器的电路结构
图5-11中，将JK触发器连接成T触发器（即 J K 1 ）的 形式，最低位触发器 FF0的时钟脉冲输入端接计数脉冲CP，其 他触发器的时钟脉冲输入端接相邻低位触发器的Q端。
由于该电路的连线简单且规律性强，因此无须用前面介绍的 分析步骤进行分析，只需进行简单的观察与分析就可画出时序波 形图和状态转换图，这种分析方法称为“观察法”。
2）二进制同步减法计数器
如表5-5所示为4位二进制同步减法计数器的状态转换表。
计数脉冲序号
电路状态 Q3Q2Q1Q0
等效十进制数
0
0000
0
1
1111
15
2
1110
14
3
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CP0 CP1 CP2 CP
C Q2nQ1nQ0n
J0 K0 1
J 2 K2 Q1nQ0n
J1 K1 Q0n
CP
时
序 Q0
图
Q1
Q2 C
驱 动
J0 K0 1
ห้องสมุดไป่ตู้
方 程
J1 K1 Q0n
J 2 K2 Q1nQ0n
FF0每输入一个时钟脉 冲翻转一次 FF1在Q0=1时，在下一个CP 触发沿到来时翻转。 FF2在Q0=Q1=1时，在下一个 CP触发沿到来时翻转。
3位二进制同步可逆计数器
设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1 时作减计数，则把二进制同步加法计数器的驱动方程和U/D相 与，把减法计数器的驱动方程和U/D相与，再把二者相加，便 可得到二进制同步可逆计数器的驱动方程。
J0 K0 1
J1
K1
U
/
D
Q0n
C1
1K Q1
& ≥1 C/B
Q2
Q2
13.3 计 数 器
在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 加法计数器
二进制计数器 减法计数器 可逆计数器 加法计数器
同步计数器 十进制计数器 减法计数器
可逆计数器
计
数
N进制计数器
·
器
·
二进制计数器
·
异步计数器 十进制计数器
·
N进制计数器
· ·
计数器的分析步骤：
1. 根据电路，写出时钟方程、驱动方程和输 出方程；
U
/
D
Q0n
J2 K2 U / D Q1nQ0n U / D Q1nQ0n
输出方程
C / B U / D Q0nQ1nQ2n U / D Q0nQ1nQ2n
电路图
1
& ≥1
U/D
1
FF0
1J
Q0
FF1 1J
C1
C1
1K CP
1K Q0
& ≥1
FF2
Q1
1J
Q2
时钟方程： 输出方程： 驱动方程
CP0 CP1 CP2 CP B Q2nQ1nQ0n
J0 K0 1 J1 K1 Q0n
J 2 K2 Q1nQ0n
CP
时
序 Q0
图
Q1
Q2
B 驱 J0 K0 1
动
方 J1 K1 Q0n
程
J 2 K2 Q1nQ0n
状态图 排列顺序：3位二进制同步加法计数器
Q2nQ1nQ0n /C 000→/0 001/→0 010→/0 011
有效状态数 2n
/1↑
↓/0
111←110←101←100 /0 /0 /0
推广到 n位二 进制同 步加法 计数器
J0 K0 1
驱动方程
J1
K1
Q0n
J n1
Kn1
Q Q n n n2 n3
Q1nQ0n
输出方程
C
Q Q n n n 1 n 2
Q1nQ0n
时钟方程 CP0 CP1 CP
2、二进制同步减法计数器
&
FF0
FF1
FF2
B
1
1J
Q0 1J
Q1
& 1J
Q2
C1
C1
C1
1K CP
1K Q0
& 1K
Q1
2. 根据触发器特性方程、驱动方程和时钟方 程，列出各触发器状态变化的条件；
3. 画出时序图； 4. 列出状态图。
13.3.1 同步二进制计数器
1、二进制同步加法计数器
&
FF0
FF1
FF2
C
1 1J
Q0 1J
Q1
& 1J
Q2
C1
C1
C1
1K CP
1K Q0
& 1K
Q1
Q2
时钟方程： 输出方程： 驱动方程：
FF0每输入一个时钟脉 冲翻转一次 FF1在Q0=0时，在下一个CP 触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个 CP触发沿到来时翻转。
状态图 排列顺序： 3位二进制同步减法计数器
Q2n Q1n Q0n /B
000←/0001← /0 010←/0011
有效状态数 2n
/1↓
↑/0
111→110→101→100 /0 /0 /0
推广到 n位二 进制同 步减法 计数器
驱动方程
输出方程 时钟方程
J0 K0 1
J1
K1
Q0n
J n1
Kn1
Q Q n n n2 n3
Q1nQ0n
B
Q Q n n n 1 n 2
Q1nQ0n
CP0 CP1 CP