出租车自动计费器EDA设计

6.7出租车自动计费器EDA设计

6.7.1 设计要求

设计一个出租车自动计费器，计费包括起步价、行车里程计费、等待时间计费三部分，用三位数码管显示金额，最大值为999.9元，最小计价单元为0.1元，行程3公里内，且等待累计时间3分钟内，起步费为8元，超过3公里，以每公里1.6元计费，等待时间单价为每分钟1元。用两位数码管显示总里程。最大为99公里，用两位数码管显示等待时间，最大值为59min。

6.7.2原理描述

根据层次化设计理论，该设计问题自顶向下可分为分频模块，控制模块计量模块、译码和动态扫描显示模块，其系统框图如图6-63所示，各模块功能如下：

图6-63出租车自动计费器系统框图

1分频模块

分频模块对频率为240Hz的输入脉冲进行分频，得到的频率为16Hz，10Hz和1Hz的三种频率。该模块产生频率信号用于计费，每个1HZ脉冲为0.1元计费控制，10HZ信号为1元的计费控制，16Hz信号为1.6元计费控制。

2 计量控制模块

计量控制模块是出租车自动计费器系统的主体部分，该模块主要完成等待计时功能、计价功能、计程功能，同时产生3分种的等待计时使能控制信号en1, 行程 3公里外的使能控制信号en0。其中计价功能主要完成的任务是：行程 3公里内，且等待累计时间3分钟内，起步费为8元；3公里外以每公里1.6元计费，等待累计时间3分钟外以每分钟1元计费；计时功能主要完成的任务是：计算乘客的等待累计时间，计时器的量程为59分，满量程自动归零；计程功能主要完成的任务是：计算乘客所行驶的公里数。计程器的量程为99公里，满量程自动归零。

3 译码显示模块

该模块经过8选1选择器将计费数据（4位BCD码）、计时数据（2位BCD码）、计程数据（2位BCD码）动态选择输出。其中计费数据jifei4~ jifei1~送入显示译码模块进行译码，最后送至百元、十元、元、角为单位对应的数码管上显示，最大显示为999.9元；计时数据送入显示译码模块进行译码，最后送至分为单位对应的数码管上显示，最大显示为59秒；计程数据送入显示译码模块进行译码，最后送至以公里为单位的数码管上显示，最大显示为99公里。

6.7.3层次化设计方案

1出租车自动计费器系统的主体FPGA电路txai的VHDL设计

根据6.7.2节的功能描述，该电路的核心部分就是计数分频电路，通过VHDL语言的顺序语句IF-THEN-ELSE根据一个或一组条件来选择某一特定的执行通道，生成计费数据、计时数据和里程数据。其VHDL源程序如下：

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

USE IEEE.std_logic_unsigned.all;

USE IEEE.std_logic_arith.all;

ENTITY taxi is

port ( clk_240 :in std_logic; --频率为240Hz的时钟

start :in std_logic; --计价使能信号

stop:in std_logic; --等待信号

fin:in std_logic; --公里脉冲信号

cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0); --费用数据

km1,km0:out std_logic_vector(3 downto 0); --公里数据

min1,min0: out std_logic_vector(3 downto 0)); --等待时间

end taxi;

architecture behav of taxi is

signal f_10,f_16,f_1:std_logic; --频率为10Hz，16Hz，1Hz的信号

signal q_10:integer range 0 to 23; --24分频器

signal q_16:integer range 0 to 14; --15分频器

signal q_1:integer range 0 to 239; --240分频器

signal w:integer range 0 to 59; --秒计数器

signal c3,c2,c1,c0:std_logic_vector(3 downto 0); --十进费用计数器

signal k1,k0:std_logic_vector(3 downto 0); --公里计数器

signal m1:std_logic_vector(2 downto 0); --分的十位计数器

signal m0:std_logic_vector(3 downto 0); --分的个位计数器

signal en1,en0,f:std_logic; --使能信号

begin

feipin:process(clk_240,start)

begin

if clk_240'event and clk_240='1' then

if start='0' then q_10<=0;q_16<=0;f_10<='0';f_16<='0';f_1<='0';f<='0';

else

if q_10=23 then q_10<=0;f_10<='1'; --此IF语句得到频率为10Hz的信号

else q_10<=q_10+1;f_10<='0';

end if;

if q_16=14 then q_16<=0;f_16<='1'; --此IF语句得到频率为16Hz的信号

else q_16<=q_16+1;f_16<='0';

end if;

if q_1=239 then q_1<=0;f_1<='1'; --此IF语句得到频率为1Hz的信号

else q_1<=q_1+1;f_1<='0';

end if;

if en1='1' then f<=f_10; --此IF语句得到计费脉冲f

elsif en0='1' then f<=f_16;

else f<='0';