xilinx ISE ChipScope使用

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ISE10.1使用教程简介

ISE 10.1Steps1 new project (1)2 new source (3)3 run behavior simulation (5)4 ChipScope (7)5 Constraints (12)6 synthesize your design (13)7 implement your design (13)8 Generate Programming File (13)9Analyze Design Using Chipscope (13)1 new project1. 双击桌面Xilinx ISE10.1 快捷方式打开ISE 工程管理器（Project Navigator）。

2. 打开 Project Navigator 后，选择File → New Project ，弹出新建工程对话框，填写工程名字，工程存放发热位置。

注意，不要填写含有中文的名字，以免发生错误。

3.点击 Next 按钮，弹出器件特性对话框。

Device Family选择“Virtex2P”，Device选“XC2VP30 ，Package选择ff896，Speed选 -7”，其他选择如下图所示。

其中这些选择由按FPGA开发板的型号来决定的。

然后点击NEXT，继续单击Next 按钮，然后单击Finish按钮完成对工程的建立和基本设置。

2 new source1在工程的Source for下在的空白处单击右键选择New Source菜单2然后在弹出的对话框中选择Verilog Module，并且在右边的File name中输入你的模块名称，然后单击Next按钮。

2.这是一个设置输入输出端口的对话框，可以设置，也可以不设置。

一般选择不设置，直接点击NEXT，最后单击Finish按钮完成成对Verilog Module模块资源的添加。

3.双击Source for下面的.v文件（本实验双击counter.v）进入源代码编辑框中，并在里面编写Verilog源程序，然后点击保存按钮。

ChipScope Pro详细教程(Xilinx在线逻辑分析仪)

ChipScope Pro实例教程宋存杰1. ChipScope Pro简介ChipScope Pro的主要功能是通过JTAG口、在线实时地读出FPGA的内部信号。

基本原理是利用FPGA中未使用的BlockRAM，根据用户设定的触发条件将信号实时地保存到这些BlockRAM中，然后通过JTAG口传送到PC机，显示出时序波形。

一般来说，ChipScope Pro在工作时需要在用户设计中实例化两种核：一是集成逻辑分析仪核（ILA core，Integrated Logic Analyzer core），提供触发和跟踪捕获的功能；二是集成控制器核（ICON core，Integrated Controller core），负责ILA核和边界扫描端口的通信，一个ICON核可以连接1~15个ILA核。

ChipScope Pro工具箱包含3个工具：ChipScope Pro Core Generator（核生成器）、ChipScope Pro Core Inserter（核插入器）和ChipScope Pro Analyzer（分析器）。

ChipScope Pro Core Generator的作用是根据设定条件生成在线逻辑分析仪的IP核，包括ICON核、ILA核、ILA/ATC2核和IBA/OPB核等，设计人员在原HDL代码中实例化这些核，然后进行布局布线、下载配置文件，就可以利用ChipScope Pro Analyzer设定触发条件、观察信号波形。

ChipScope Pro Core Inserter除了不能生成IBA/OPB核和ILA/ATC2核以外，功能与ChipScope Pro Core Generator类似，可以生成ICON核和ILA核，但是它能自动完成在设计网表中插入这些核的工作，不用手工在HDL代码中实例化，在实际工作中用得最多。

下图为ChipScope的两种使用流程图，左侧为使用ChipScope Pro Core Generator流程。

ISE软件使用说明(两篇)

引言：概述：ISE软件是由Xilinx公司开发的一款集成电路设计工具，使用该软件可以进行数字电路设计、仿真、验证以及实现等多个阶段的工作。

在设计阶段，ISE软件提供了丰富的组件库和设计工具，方便用户进行电路原理图的绘制和逻辑设计。

在验证阶段，ISE软件可以进行功能仿真和时序仿真，以确保设计的正确性和稳定性。

在实现阶段，ISE软件提供了先进的布局与布线工具，能够将设计转化为实际的电路板。

正文内容：1.安装与启动1.1ISE软件安装包1.2安装ISE软件1.3启动ISE软件2.项目管理2.1创建新项目2.2导入已有项目2.3添加设计文件2.4设定项目属性2.5保存和备份项目3.设计流程3.1电路原理图设计3.1.1组件选择3.1.2连接元件3.1.3设置元件属性3.2逻辑设计3.2.1设计约束3.2.2逻辑优化3.2.3时序约束3.3约束文件编辑3.3.1约束规则3.3.2约束语法3.3.3约束检查3.4时序仿真3.4.1创建仿真波形3.4.2设定初始状态3.4.3运行仿真3.5功能仿真3.5.1设置输入信号3.5.2运行仿真3.5.3分析仿真结果4.仿真与验证4.1时序分析4.1.1设定时钟4.1.2时序路径分析4.1.3时序优化4.2时序约束验证4.2.1满足约束4.2.2修复时序错误4.3灵敏度分析4.3.1设定输入敏感性4.3.2分析敏感性4.4逻辑分析4.4.1切换敏感性4.4.2分析逻辑状态5.布局与布线5.1物理约束5.1.1面积约束5.1.2信号完整性约束5.1.3电源与接地约束5.2布局5.2.1网表导入5.2.2管理物理资源5.2.3进行布局布线5.3时序优化5.3.1满足时序约束5.3.2缩短信号传输路径5.3.3优化时钟分配5.4布线5.4.1管理布线资源5.4.2进行布线5.4.3路由与优化5.5设计规约检查5.5.1检查布局布线规约5.5.2修复设计规约错误总结：引言概述：ISE软件是一款功能强大的集成开发环境工具，广泛应用于数字电路设计和实现。

步骤详细-ISE中使用chipscope

说明：核插入器不仅能产生常用的核，还能将其自动插入设计网表，不需要手工在HDL代码中例化，它在很多场合替代了核生成器的功能。

在ISE中直接调用ChipScope的应用实例。

在XC3S500E芯片上实现一个计数器实例，详细介绍如何在ISE中新建ChipScope应用以及观察、分析数据的操作。

1.新建一个用户工程，计数器代码如下：module counter(clk,reset,sout);input clk,reset;output sout;reg [19:0] cnt = 0;always @ (posedge clk)beginif (!reset)cnt <= 0;elsecnt <= cnt + 1;endassign sout = cnt[19];endmodule2..添加相应的约束，clk=>C9 reset =>K17 sout=>A4 随便约束一下即可。

其实并不是很容易的，一定要添加相应的管脚约束3.综合工程，之后添加“ChipScope Definition and Connection”命名为mychipscope2.在工程区双击mychipscope.cdc文件，即可自动打开ChipScope Pro Inserter软件。

设置参数。

添加触发单元设置触发位宽。

其中触发类型选为Basic，位宽为20bit，设置采样深度为4096。

其中Number of input trigger port---用于设定触发端口数，每个端口ILA核可以支持多路比特数据，最多可有16个端口，具体的比特数取决于用于测试的逻辑资源。

Trigger Width用于设定每个端口的触发比特数。

#Match Units为触发单元的级联数，最多可设置16级，默认选择1级吧。

Sample on Rising Clock Edge--样本在时钟的上升沿进行采样。

选中Data Same As Trigger选项，则数据与触发信号相同，这是一种很常用的模式，可以捕获和采集触发逻辑分析仪的任何数据。

ISE中chipscope的使用

ChipScope Debug LabIntroductionThis lab guides you through the process of inserting ChipScope-Pro cores into your design and performing on-chip verification.ObjectivesAfter completing this lab, you will be able to:• Create a new ChipScope-Pro source in ISE• Create ILA and ICON cores using ChipScope-Pro and insert it into a PicoBlaze design • Specify trigger options in ChipScope Analyzer• Download the bitstream and run the design in hardware• Perform an on-chip verification and view the wave forms in ChipScope AnalyzerDesign DescriptionYou will extend the lab 5 design by adding a ChipScope ILA core to the PicoBlaze output bus. Next, you will setup the trigger to capture data when text is entered via Hyper Terminal. You should see the resulting text displayed in ChipScope when the buffer is full.ProcedureThis lab is separated into steps that consist of general overview statements that provide information on the detailed instructions that follow. Follow these detailed instructions to progress through the lab. This lab comprises 4 primary steps: You will create a new ChipScope source, configure and connect an ILA core, configure ChipScope Analyzer trigger options and, finally, perform an on-chip verification. Note: If you are unable to complete the lab at this time, you can download the lab files for this module from the Xilinx University Program site at /universityGeneral Flow for this LabStep 1:Creating a New ChipScope SourceStep 2: Configure and Connect an ILA Core Step 3:Configure ChipScope Analyzer Trigger OptionsStep 4: Perform an On-chip VerificationCreate a New ChipScope Source Step 1 1-1. Open a ChipScope-Pro project from lab6 folder (under vhdl or verilog).1-1-1. Open the Xilinx ISE software by selecting Start All Programs Xilinx ISE Design Suite13.2 ISE Design Tools Project Navigator.1-1-2. Open the project by selecting File Open Project.○Verilog users: Browse to c:\xup\fpgaflow\labs\verilog\lab6\chipccope○VHDL users: Browse to c:\xup\fpgaflow\labs\vhdl\lab6\chipscope1-1-3. Select chipscope.xise and click Open.1-1-4. Create a new ChipScope Definition and Connection File source by selecting Project New Source and entering the name loopback_cs. Click Next to continue.Figure 1. New Source Dialog Box1-1-5. Click Finish. A ChipScope-Pro source will be added to the Sources in Project window.Genesys 6-2 /universityFigure 2. ChipScope Definition and Connection (.cdc) added to VHDL ProjectConfigure and Connect an ILA Core Step 2 2-1. Connect the ILA core to the PicoBlaze output.2-1-1. Double-click the loopback_cs.cdc file in the sources in project window to open the core inserter project.Figure 3. ChipScope-Pro Core InserterNote: Projects saved in the Core Inserter hold all relevant information about source files, destination files, core parameters and core settings.2-1-2. Click Next and then click New ILA Unit. Notice in the left hand window how an instance of the ILA core, U0:ILA, is added to the system.Genesys 6-4 /universityFigure 4. Insert a new integrated logic analyzer (ILA) Unit2-1-3. Click Next to setup the trigger parameters.Each ILA or ILA/ATC core can have up to 16 separate trigger ports that can be setup independently. The individual trigger ports are buses that are made up of individual signals or bits that can range from 1 to 256 bits. Each trigger port can be connected to 1 to 16 match units. A match unit is a comparator that is connected to a trigger port and is used to detect events on that trigger port. The results of one or more match units are combined together to form the overall trigger condition event that is used to control the capturing of data. The different comparisons or match functions that can be performed by the trigger port match units depend on the type of match unit. The ILA and ILA/ITC cores support six types of match units. In this lab, you will setup the ILA core to trigger via some UART control signals.2-1-4. Set the following ILA trigger parameters as follows and then click Next.Trigger Input and Match Unit Settings.• Number of input trigger ports: 3Trigger Port Trigger Width # Match Units Counter WidthMatch Type TRIG0 1 1 Disabled Basic TRIG1 1 1 Disabled Basic TRIG211DisabledBasicTrigger Condition Settings• Enable Trigger Sequencer: Checked (This allows you to specify a sequence of events to enable triggering)•Max Number of Sequencer Levels: 2Storage Qualification Condition Settings• Enable Storage Qualification: Checked (This allows you to specify which data will be stored in the internal buffer)Figure 5. Specify the Trigger ParametersThe maximum number of data sample words that the ILA core can store in the sample buffer is called the data depth. The data depth determines the number of data width bits contributed by each block RAM unit used by the ILA unit. The maximum number of data sample words that can be captured depends on the number and size of block RAM, which varies according to device family and density.2-1-5. Set the following capture parameters and click Next.• Data Depth: 1024• Sample On: Rising clock edge• Data Same as Trigger Port: unchecked• Data Width: 8Figure 6. Specify Trigger ParametersThe net connections tab allows you to choose the signals to connect to the ILA core. If trigger is separate from data, then clock, trigger, and data must be specified. Connections that have not been made will appear in red.Figure 7. Unconnected Net Connections2-1-6. Click the Modify Connections tab.Figure 8. Net ConnectionsThe Select Net dialog provides an easy interface to choose nets to connect to the ILA, ILA/ATC or ATC2 cores. The hierarchical structure of the design can be traversed using the Structure/Nets pane. All the design’s nets of the selected structure hierarchy appear in the table at the lower left pane. The Clock Signals and Trigger/Data Signals tabs illustrate the net connections between the design and the ILA core.2-1-7. With the Clock Signals tab under Net Selections selected, highlight the entry for clk55MHz in the listing of nets and click the Make Connections button to connect the clock signal in the design to the clock port of the ILA core.Figure 9. Connect the clockGenesys 6-6 /university2-1-8. Click the Trigger Signals tab, and connect the three trigger ports as follows:• TP0: data_present (this signal indicates that data is present in the uart_rx module• TP1: read_from_uart (input to uart_rx that indicates that a read operation will occur)• TP2: write_to_uart (input to uart_tx that indicates that a write operation will occur)2-1-9. Click the Data Signals tab and connect the output port of the PicoBlaze controller to the data port of the ILA core (see Figure 10), and click OK.Figure 10. Connect the PicoBlaze output port2-1-10. You will notice that the Clock, Trigger, and Data ports under Net Connections are highlighted in black, indicating valid connections. Click Return to Project Navigator and save the file.Figure 11. Connection between Design and ILA core EstablishedConfigure ChipScope Analyzer Trigger Options Step 3 3-1. You will download the bitstream using ChipScope and configure the ILA core to trigger when the UART reads text from Hyper Terminal.3-1-1. With the top-level file (loopback.v/vhd) selected, double-click on Analyze Design Using ChipScope in the Processes window.3-1-2. Connect up the download cable and power up the Genesys board.3-1-3. Click the Open Cable/Search JTAG Chain button.Figure 12. Establish JTAG Connection3-1-4. Chipscope Pro Analyzer will automatically detect the devices on the Genesys board and then click OK.Figure 13. Impact Detects Devices in JTAG Chain3-1-5. Right Click on the xc5vlx50t device and select configure.3-1-6. Click Select New File and select the loopback.bit bitstream file from the project directory. Note that the import cdc file field shows the cdc file located in the project directory. Also note that the tool will create a bus (out_port) automatically. Click OK.Double-click on Trigger Setup and Waveform entries in Project Tree to open the respective windows.The ChipScope Pro Analyzer interface consists of four parts:Genesys 6-8 /universityFigure 14. ChipScope Analyzer WindowEach ChipScope Pro ILA, ILA/ATC, and IBA core has its own Trigger setup window, which provides a graphical interface for the user to setup triggers. The trigger mechanism inside each ChipScope Pro core can be modified at run-time without having to recompile the design. There are three components to the trigger mechanism:• Match Functions: Defines the match or comparison value of each match unit• Trigger Conditions: Defines the overall trigger condition based on a binary equation or sequence of one or more match functions• Capture Settings: Defines how many samples to capture, how many capture windows, and the position of the trigger in those windowsIn this design, you will setup the triggers to capture text at the PicoBlaze output port, after being entered via Hyper Terminal.3-1-7. Specify the Match Units as follows:• M0:TriggerPort0 (data_present): Value 1• M1:TriggerPort1(read_from_uart): Value 1• M2:TriggerPort1(write_to_uart): Value 1Figure 15. Setup the Match Units3-1-8. Click the field under Trigger Condition Equation, set the equation M0 M1 in the Sequencertab, and then click OK.Genesys 6-10 /universityFigure 16. Trigger Condition Equation3-1-9. Check the field next to Storage Qualification , select the AND Equation , and check M2. ClickOK . This will enable the ILA core to capture data in the buffer only when data is present, and not on every single clock edge.Figure 17. Storage Qualification EquationPerform an On-Chip VerificationStep 44-1.Start Hyper-Terminal program. Set baud rate to 9600. Arm the trigger and view the waveforms of the captured data.4-1-1.Start the Hyper-Terminal program. Make sure that the baud rate is set to 9600.Lab WorkbookChipScope Debug Lab/university Genesys 6-11xup@4-1-2. Set the buffer depth to 16.Figure 18. Select Buffer Depth4-1-3. Cick the Apply Settings and Arm Trigger button.Figure 19. Apply Settings and Arm Trigger4-1-4. Type “Xilinx #1 FPGA!” in Hyper Terminal and view the message in ChipScope Analyzer.Figure 20. Output in Waveform Window4-1-5. Close all applications without saving ChipScope project.ConclusionYou inserted the ILA and ICON cores into the PicoBlaze design, set up trigger conditions in ChipScope Analyzer, performed an on-chip verification, and analyzed the waveforms in ChipScope-Pro Analyzer.。

ISE软件使用

一、软件Xilinx的软件主要是ISE, EDK, ChipScope Pro, System Generator, PlanAhead, ModelSim，如果要算上AccelDSP也凑合，不过相信国内没多少人用。

ISE是主要的逻辑设计软件，其他软件的具体实现功能都依附于ISE。

ISE有Foundation版和WebPack版。

WebPack版免费，Foundation版收费。

两者的区别是支持的器件不同。

功能是相同的。

WebPack版支持的功能可以看/ise/products/webpack_config.htm。

Foundation的话当然全支持拉，要看的话在这里/ise/logic_design_prod/foundation.htm。

说这些的目的就是，如果你的器件WebPack支持，就直接到网上下载WebPack吧，没有版权之类的后顾之忧；如果不行，Verycd上找些东西还是挺方便的。

ModelSim MX有免费的starter version，可以和ISE WebPack一起下载，安装以后在开始里面点licens_e request就可以申请starter的使用权了。

另外，可以VHDL和Verilog各申请一个，那么就可以仿真两种语言了，不过不支持mix language。

/ise/verification/mxe_details.html不过那一页说的ModelSim XE的use case不准的，XE,PE,SE的差别还是仔细看这里吧。

/xlnx/xil_ans_display.jsp?getPagePath=24506ChipScope有（好像是）60天的评估版。

/chipscopePlanAhead（稍微介绍下子，没有接触过的朋友可能不知道这是什么）PlanAhead是ISE7以后推出的软件，它的主要功能是对一个综合后的NGC/EDIF网表进行布局布线的规划。

听上去功能有点像FloorPlanner，但是功能却强大得多。

ISE软件使用说明

ISE软件使用说明ISE（Integrated Software Environment）软件是由赛灵思公司（Xilinx Inc.）开发的一款用于设计和开发数字电路的软件工具。

该软件提供了一个集成的环境，用于设计、模拟和验证数字电路。

本文将介绍ISE软件的安装和基本使用方法，以帮助用户快速上手。

一、安装ISE软件2.根据安装程序的提示，选择安装的目标文件夹和所需的组件。

3.等待安装程序完成安装。

二、打开ISE软件打开ISE软件后，会出现一个欢迎界面，用户可以选择新建项目、打开已有项目或者直接进入ISE工具链。

三、创建新项目1. 点击“New Project”按钮，进入新项目设置页面。

2.输入项目的名称和路径，选择项目类型和芯片系列。

3. 点击“Next”按钮，进入项目配置页面。

4.在此页面中，用户可以添加需要使用的源文件、约束文件和IP核等。

5. 点击“Next”按钮，进入总结页面。

6. 点击“Finish”按钮，完成项目创建。

四、设计源文件在ISE软件中，用户可以使用HDL（硬件描述语言）进行设计源文件的编写。

ISE软件支持的HDL语言有VHDL和Verilog。

1. 在项目视图中，右键点击“Source”文件夹，选择“New Source”。

2.在弹出的对话框中，选择源文件类型和语言。

3. 输入文件的名称和路径，点击“Finish”按钮。

五、添加约束文件约束文件用于定义电路的时序、引脚映射等信息，以确保电路的正常工作。

1. 在项目视图中，右键点击“Constraints”文件夹，选择“New Source”。

2.在弹出的对话框中，选择约束文件类型。

3. 输入文件的名称和路径，点击“Finish”按钮。

六、综合与实现在进行综合和实现之前，需要根据设计需求进行一些设置和配置。

1. 在项目视图中，右键点击项目名称，选择“Properties”。

2.在弹出的对话框中，选择“SYNTHESIS”或“IMPLEMENTATION”选项卡。

ChipScope使用说明

ChipScope使用说明目录1.建立工程...................................................................................................... 错误！未定义书签。

2.插入及配置核 (3)2.1运行Synthesize (3)2.2新建cdc文件 (3)2.3 ILA核的配置 (4)3. Implement and generate programming file (7)4.利用Analyzer观察信号波形...................................................................... 错误！未定义书签。

4.1连接器件........................................................................................... 错误！未定义书签。

4.2下载配置fpga (9)4.3载入信号端口名 (10)4.4设置触发信号 (10)4.5运行并观察信号波形 (11)补充 (12)1.建立工程ChipScope是配合Xilinx Ise使用的片内逻辑分析工具，使用的第一步是建立ise工程文件，详细步骤可参考ise使用说明。

如果已有建好的ise工程，可跳过此步骤，打开已有工程即可。

建立工程时注意正确添加.v源文件和.ucf管脚配置文件。

2.插入及配置核这里介绍的是ICON核和ILA核的使用方法。

ILA核提供触发和跟踪功能，根据用户设置的触发条件捕获数据；然后在ICON的控制下，通过边界扫描口将数据上传到PC；最后在Analyzer中显示出信号波形。

2.1运行Ise的Synthesize单击选中sources栏中的顶层源文件，右键点击processs栏中的Synthesize，点击Run，进行代码综合。

Chipscope教程

Xilinx的Chipscope类似于Altera的Signaltap。

下面记录一下Chipscope的使用方法。

1. 生成Chipscope文件第一步: 打开ISE Design Tools下的CORE Generator工具。

第二步: 在Xilinx CORE Generator的环境中选择菜单File->New Project，在弹出的对话框中选择存放的目录保存即可。

设置如下。

些，呵呵！选完后Apply一下OK关闭。

第五步: 双击IP Catalog窗口的Debug&Verification下的ICON(chipscope Pro –integrated Controller) 。

第六步: 在弹出的窗口中点击Generate就可以了。

第七步: ICON生成完成后，再双击IP Catalog窗口的Debug&Verification下的ILA(Chipscope Pro –Integrate Logic Analyzer)。

第八步: 在ILA的配置可以根据自己的需要来选择，我们这里不强求，我们这里选择一个触发Group，选择数据的采样深度为2048,就是一次采样2048个点，这个深度当然越大越好，但FPGA资源有限啊！设置完后点击Next。

也会用到Chipscope, 这样程序中基本上的信号都能观察了。

设置完后再Generate。

第十步: 这样我们所需的Chipscope文件都已经生成好了，我们可以在eeprom_test 的目录下看到生成的文件，特别要注意下图中我用红色圈出来的文件，如果在其它的工程中我们需要使用Chipscope的话，只要把这四个文件拷过去就好了，不要费老大力气的再重新生成一边。

接下来是Analyzer：点击Open cable按钮建立JTAG连接。

如果开发板和JTAG连接正常的话，Chipscope能找到开发板使用的FPGA芯片。

点击OK把Data Port里的CH0 ~CH７组合成一个组，方法是按Ctrl键，再选择Data port 里的CH0~CH7, 点击右键，选择Move to Bus->New Bus。

Xilinx_ISE使用教程剖析

这个图标指示顶层文件
选中顶层文件，Processes窗口中给出能操作的项目
设计中常用的四个操作：综合、实现、生成bit文件、下载双击XST进行综合操作
Xilinx公司ISE10.1软件设计流程介绍
--添加波形仿真文件
Next
Xilinx公司ISE10.1软件设计流程介绍
--添加波形仿真文件
Xilinx公司ISE10.1软件介绍
--主要功能
2、综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的Leonardo Spectrum和Synplicity公司的Synplify，实现无缝链接。 3、仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim进行仿真的接口。
Xilinx公司软件平台介绍
--开发工具
ISE Design Suite涉及了FPGA设计的各个应用方面，
包括逻辑开发、数字信号处理系统以及嵌入式系统开发等
FPGA开发的主要应用领域，主要包括 1）ISE Foundation：集成开发工具 2） EDK：嵌入式开发套件 3）DSP_TOOLs：数字信号处理开发工具
--创建一个新工程
新建文件的类型，不同的类型有着不同的功能和意义。
该文件的实体名
Xilinx公司ISE10.1软件设计流程介绍
--添加实体端口
Next
端口名
端口的类型及位数
Xilinx公司ISE10.1软件设计流程介绍
--添加实体端口
给出了该文件的概要
Finish
Xilinx公司ISE10.1软件设计流程介绍

Xilinx_ISE使用教程__4

2
北京中教仪装备技术有限公司
实验五：Core Generator系统实验
--使用核生成器生成核
3
出现下面的界面，点击“Finish”按钮。
北京中教仪装备技术有限公司
实验五：Core Generator系统实验
--使用核生成器生成核
4
按下页配置参数，点击“Next”。
北京中教仪装备技术有限公司
实验五：Core Generator系统实验
北京中教仪装备技术有限公司
实验六：ChipScope调试实验
--ChipScope在线逻辑分析仪工具原理
ILA核包括三个主要组成部分： 1）触发器输入和输出逻辑，其中包括：触发输入逻辑检测详细触发事件；触发输出逻辑触发外部测试设备和其他逻辑。 2）数据捕获逻辑，ILA核使用片上块RAM资源来捕获并存储跟踪数据信息。 3）控制和状态逻辑，管理ILA核的操作。
实验六：ChipScope调试实验
--使用核生成器生成核
5
按下页配置参数，点击“Next”。
北京中教仪装备技术有限公司
实验五：Core Generator系统实验
--使用核生成器生成核
6
按下页配置参数，点击“Show”按钮。
北京中教仪装备技术有限公司
实验五：Core Generator系统实验
--使用核生成器生成核
查看系数，点击“OK”按钮，然后点击“Finish”按钮。退出核生成器界面。
1
北京中教仪装备技术有限公司
实验五：Core Generator系统实验
--测试硬件系统
键盘上输入该行字符在超级终端上回显该行字符
北京中教仪装备技术有限公司
实验六：ChipScope调试实验

实验【chipscope使用】：芯片调试实验

实验：芯片调试实验芯片调试实验实验内容这个实验将指导你通过加入ILA/ICON内核到设计来执行片上查证的过程。

实验目的完成这个实验后，你将能够：●生成一些能在PicoBlaze上运行的任务。

●使用Chipscope-Pro生成ILA 和ICON 内核，将其插入一个PicoBlaze设计中。

●下载位流，在硬件上运行程序。

●执行片上确认，通过Chipscope分析器查看波形。

实验步骤在这个实验中，你将要修正一个以PicoBlaze为目标板的应用软件，使用Chipscope-Pro执行片上确认。

这个实验包括五个主要步骤：●加入一个Chipscope工程文件到设计●修正ILA参数和连接●修正软件，更新设计●对于没有相连的转换输入，分配终端约束●执行片上查证根据以下给出的每条指令，你将找到在以下的实验步骤中，配合每一步操作，我们配有相关的图示。

如果对流程比较熟悉，可以跳过其中的一些操作。

注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。

设计总结你将使用Chipscope-Pro插入ICON 和ILA 内核到设计中，ILA内核触发端口从设计中的uar t_rx 和uart_tx 模块实现信号反馈，接着，当文本输入via hyperterminal后，建立的触发端口将捕捉数据。

当缓冲器满的时候，你将看见最终结果列在Chipscope中。

产生一个新的Chipscope-Pro工程步骤1启动ISE™ Project Navigator，打开工程文件。

1.打开Xilinx ISE软件，选择Start → Programs → Xilinx ISE 8.2i → Project Navigator2.选择File → Open ProjectVerilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab43. 选择chipscope.ise点击Open通过Project Navigator生成一个新的Chipscope-Pro工程1.在Project Navigator中选择Project New Source，打开新的源文件对话框，点击ChipscopeDefinition and Connection,命名为loopback_c s.点击<Next>继续2. 选择loopback作为源文件，点击<next>，然后点击<finish>，一个Chipscope-Pro源文件将被增加到Sources in Project窗口。

ISE12.4使用手册

Xilinx ISE 12.4使用手册------Edit by C2_305 1.Xilinx ISE 12.4用户界面ISE界面如下图所示，由上到下主要分为标题栏、菜单栏、工具栏、工程管理区，源文件编辑区、过程管理区、信息显示区、状态栏等八部分。

过程管理区图1.1 ISE界面标题栏：主要显示当前工程的路径、名称及当前打开的文件名称；菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、源文件（Source）、操作（Process）、工具（Toll）、窗口（Window）、帮助（Help）等八个下拉菜单；工具栏：主要包括了常用命令的快捷按钮；工程管理区：提供工程及其相关文件的管理和显示功能。

主要包括设计页面（Design）、文件页面（Files）、开始视图（Start）和库视图（Liabrary）。

其中，设计页面视图最常见，显示了源代码的层次关系；源文件编辑区：提供了源代码的编辑功能；过程管理区：本窗口显示的内容取决于过程管理区所选择文件，相关操作和FPGA设计流程相关，包括设计输入、综合、仿真、实现和生成配置文件等；信息显示区：显示ISE中的处理信息，如操作步骤信息、警告信息和错误信息等；状态显示栏：显示相关命令和操作的信息，并指示ISE软件当前所处的状态；2．新建工程打开ISE，选择File|New Project，在弹出的新建对话框中输入工程名，例如“Myproject”，并选择工程文件路径，例如“E:\Proj_FPGA\Myproject”,如下图所示，以后将以这个工程名和路径说明。

选择好以后，next，需要注意以下几个选项。

Famliy：选择所使用的FPGA类型；Device：选择所使用的FPGA具体型号；Synthesis Toll：选择所使用的综合工具，默认为ISE自带的XST工具；Simulator：选择仿真软件，默认是ISE自带的Isim;Preferred Language:选择所使用的硬件语言，我们选择Verilog；图2.1 新建工程step1 图2.2 新建工程step2后面直接点next即可，直到完成新工程的建立。

ise里用chipscope

Chipscope的使用本来论文都差不多了，但是老师说缺少实验数据，没有办法，自己再加班加点补吧。

好在自己恰好有ChipScope的盘，于是赶快安装上，临阵磨枪，突击看了一晚上，有了一点点概念，这次记一下，下次就不用绞尽脑汁了。

还要感谢King帮忙查找资料。

逻辑分析仪的产生有两种方法：Core Generator（核产生器）和Core Inserter（核插入器），第一种方法产生内核，将这些内核例化后添加到原设计文件，最后综合，实现，下载。

第二种方法不需要修改原文件，它是将生成的内核添加到综合后的网表文件中，所以我们采用第二种方方法。

Core Inserter 的流程为：1）的RTL 综合成Netlist；2）调用Core Inserter 插入逻辑分析仪；3）布置和布局；4）产生bit 文件下载验证。

1. 首先用ISE对所设计的文件进行综合，然后再添加新建文件，选择ChipScope Definition 文件，选择完毕之后，添加到ISE工程。

2.对core Inserter进行配置，选择器件族，其它的默认即可，接下来是选择数据位宽，捕捉对比，进行信号连线等配置，可以根据自己的情况详细设置。

需要注意的是综合的设置需要保存Keep Hierarchy，防止优化过度。

3.按照以前运行ISE的步骤即可，知道最后下载到FPGA开发板，在ISE的最后会有ChipS cope Pro Analyze，然后点击，就运行逻辑分析仪。

然后点击JTAG连接方式，我的是用U SB的，然后选择[Device] configure 进行器件配置。

在window菜单下面可以选择触发设置窗口等选项，然后运行就可以观察你想要的波形了。

搭建Xilinx开发环境（3）…… 使用ChipScope进行调试Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。

xilinx ise 软件使用方法

双击【 Finish】
选择后缀为bit的文件，单击【 Open】
单击
单击【 Bypass 】
完成下载
1、光标移至该图标，单击右键
2、单击 Program
单击【 Ok】
下载成功。在开发板上观察结果。
ISE软件使用
• 设计流程 • 新建项目 • 综合 • 仿真
• 设计实现
设计流程
文本编辑器、图形编辑器
VHDL仿真器（行为仿真、功能仿真、时序仿真）
VHDL综合器
网表文件（EDIF、XNL、 VHDL…) 门级仿真器
（逻辑综合、优化）
FPGA/CPLD布线/适配器（自动优化、布局、布线、适配）
在测试文件的 tb 进程中对输入信号进行赋值
如下图，在Source for 中选择【Behavioral
Simulation】
如下图，在Processes 窗口中双击【Simulate Behavioral Model】
按下图选择【Add】【Wave】【Signal in Design】，添加需要观察的信号。如不需观察中间信号，此步骤可省略。
在文本编辑器中输入源文件
综合
在Source窗口中选中需要处理的源文件，在Process窗口中双击Synthesize-XST。
仿真
如下图，单击【 Create New Source】，选择源文件类型【 VHDL Test Bench 】,填写源文件名称、路径然后单击【Next】
如下图，选择与仿真测试文件所对应的源文件，然后单击【Next】
按下图选择【Run All】，【Zoom out】【Zoom mode】、
并删除多余信号。如不需观察中间信号，此步骤可省略

chipscope使用方法

chipscope的学习与使用(1) chipscope有三个主要的功能：1、ChipScope Core Inserter配置ICON核配置ILA核触发参数、捕获参数、网线连接2、ChipScope Pro Analyzer初始化边界扫描链，选择芯片型号配置芯片(JTAG CLOCK)设置触发条件观察信号波形3、ChipScope Pro Generator生成ICON核生成ILA核通过功能1生成了一个CDC文件，在这个CDC文件中需要配置一下触发参数的个数、深度以及连接。

最后工程需要重新run一下。

功能1通过后，可以双击Analyze Design Using ChipScope来启动分析仪，通过分析仪可以查看CDC 文件中配置的连线的波形。

功能3是一个集成功能，它把功能1和功能2集成为一个功能。

功能3需要打开ChipScope Pro Generator软件，在这个软件中新建一个工程，配置芯片型号以及合适的语言(V erilog HDL)，配置ICON核和ILA核。

之后在工程中加入这两个文件：xxx_icon.xco和xxx_ila.xco文件在工程.v文件中加入ICON核和ILA核的调用，这时不需要把cdc文件，而且CDC文件需要从工程中移除。

下面是一个小的例子(调用ICON核和ILA核)：wire [w_icon-1 : 0] con;wire [w_trig-1 : 0] p_data;xxx_icon u_icon(.CONTROL0(con));xxx_ila u_ila(.CLK(clk),.CONTROL(con),.TRIG0(p_data));最后再打开分析仪就可以来查看波形了，如果需要有时候可以再次加载CDC 文件。

以下是具体的操作说明：ChipScope Pro Generator打开方式：(见图《软件打开》)开始->程序->Xilinx ISE Suite 12.4->ISE Design Tools->CORE Generator打开这个软件后，新建一个工程。

XILINX软件安装教程

XILINX软件安装教程本文以ISE_SFD10.1的安装过程为例介绍了XILINX FPGA开发软件的安装过程，包括ISE、EDK、ChipScope和DSP_Tools组件，请同学们上课前自行安装完毕，同时本课程流程中会用到Modelsim SE6.5a(推荐版本)和Synplify pro9.6.2，同样请提前安装。

1、安装ISE软件打开~\ise_SFD\ise文件夹，双击setup.exe开始安装点Next输入序列号（在sn.txt.txt文件中），然后点Next点Next勾选接受，点Next勾选接受，点Next请注意图片中的文字，选择好路径后点Next选择所有器件后点Next选择安装环境变量等信息后点Next注意按上面的文字操作，然后点Next点Install，开始安装安装完成！下面开始升级。

转到上一级目录，双击10_1_03_win.exe，安装包自解压点OK点OK确保此时没有运行XILINX组件，点OK软件升级成功！下面升级IP库打开~\ise_SFD\ise_101_ip_update3_install文件夹，双击setup.exe开始安装点OKISE安装成功，2、安装EDK进入~\ise_SFD\edk\edk文件夹，双击setup.exe开始安装点Next点Next点Next勾选接受，然后点Next勾选接受，然后点Next安装目录应该和ISE相同，会自动检测的。

点Next点Next点Next同样取消在线升级，稍后用升级包升级，选择好了后点Next点Install开始安装下面开始对EDK升级切换到~\ise_SFD目录，双击10.1_03_edk_nt.exe点setup开始安装点OK确保没有运行XILINX，点OKEDK安装完成3、安装ChipScope解压chipscope_SFD.tar压缩包进入~\ise_SFD\chipscope目录，双击setup.exe开始安装点Next点Next点Next点Next勾选接受后点Next点Next点Next点Next取消在线升级，稍后会用升级包升级点Install开始安装安装完成，下面开始升级切换到~\ise_SFD目录双击ChipScope_Pro_10_1_03_win.exe开始升级点OK点OK确保没有运行XILINX，点OK升级完成4、安装DSPTOOLS解压dsptools_SFD.tar进入dsptools_SFD目录，双击setup.exe开始安装点Next点Next点Next勾选接受后点Next勾选接受后点Next点Next点Next点Next点Install过程中会出现要求安装Matlab的界面，有版本限制，可以以后再处理：下面是安装另外一个附加组件：一路Next、同意直到出现：恭喜你！漫长的安装过程结束了！如果有什么意见或建议问题可以Q我。

[考试]ISE10.1使用教程简介