用层次原理图设计四位全加器教案

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全加器四位串行加法器.最全优质PPT

• signal c: std_logic_vector(0 to 4);
• begin
• g0:f_adder
• port map(x(0),y(0),c(0),s(0),c(1));
• x<='0'&a(3 dowgn1to:0f)_; adder
该方法常用于系统数学模型的仿真或是系统工作原理的仿真。
a,b : •in std_logicp_voecrtotr(3mdoawnpto(0x);(1),y(1),c(1),s(1),c(2));
std_logic_1164.
• g2:f_adder 四位串行加法器（逻辑图）
std_logic_unsigned.
e数n据d e流•n式tity电f_路a设dd计per方;o法rt：m通过a对p数(据x流(2在)设,y计(中2的),具c体(2行)为,s的(描2述),来c建(3模)。); • g3:f_adder x<='0'&a(3 downto 0);
• architecture bhv of f_adder is
• begin
• g0:s<=x xor y xor cin;
• g1:cout<=(x and y)or(x and cin)or(y and cin);
• end architecture bhv;
四位串行加法器（逻辑图）
四位串行加法器（结构体式）
• use ieee.std_logic_unsigned.all;
• entity bit_f_adder is
• port(cin: in std_logic;
•
a,b : in std_logic_vector(3 downto 0);

实验一 4位全加器的设计(1)

实验一4位全加器的设计一、实验目的：1 熟悉QuartusⅡ与ModelSim的使用；2 学会使用文本输入方式和原理图输入方式进行工程设计；3 分别使用行为和结构化描述方法进行四位全加器的设计；4 理解RTL视图和Technology Map视图的区别；5 掌握简单的testbench文件的编写。

二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。

三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。

2.设计1位全加器原理图设计的原理图如下所示：VHDL源程序如下（行为描述）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f_add_bev is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : out std_logic;CO : out std_logic);end entity;architecture bev of f_add_bev isbegin(CO,S)<=('0',A)+('0',B)+('0',CIN);end bev;VHDL源程序如下（行为描述）的RTL与technology map视图VHDL源程序如下（数据流描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_fl is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic);end entity;architecture fl of f_add_fl isbeginS<=A XOR B XOR CIN;CO<=((A XOR B)AND CIN)OR(A AND B);end fl;VHDL源程序如下（数据流描述）的RTL与technology map视图：VHDL源程序如下（结构化描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_con isport(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic );end entity;architecture con of f_add_con is COMPONENT hadd_vhdPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC );END COMPONENT;SIGNAL S1:STD_LOGIC;SIGNAL CO1:STD_LOGIC;SIGNAL CO2:STD_LOGIC;beginh_add1 : hadd_vhdport map(a => a,B => B,S => S1,CO => CO1);h_add2 : hadd_vhdport map(a => S1,B => CIN,S => S,CO => CO2);CO<=CO1 OR CO2;end con;VHDL源程序如下（结构化描述）的RTL与technology map视图：Testbench文件源程序如下：LIBRARY cycloneiii ;LIBRARY ieee ;USE cycloneiii.cycloneiii_components.all ;USE ieee.std_logic_1164.all ;ENTITY f_add_fl_tb ISEND ;ARCHITECTURE f_add_fl_tb_arch OF f_add_fl_tb ISSIGNAL A : STD_LOGIC :='0';SIGNAL CO : STD_LOGIC ;SIGNAL CIN : STD_LOGIC :='0'; SIGNAL B : STD_LOGIC :='0'; SIGNAL S : STD_LOGIC ;COMPONENT f_add_flPORT (A : in STD_LOGIC ;CO : buffer STD_LOGIC ;CIN : in STD_LOGIC ;B : in STD_LOGIC ;S : buffer STD_LOGIC );END COMPONENT ;BEGINDUT : f_add_flPORT MAP (A => A ,CO => CO ,CIN => CIN ,B => B ,S => S ) ;A<=NOT A AFTER 0.25US;B<=NOT B AFTER 0.5US;CIN<=NOT CIN AFTER 1US;END ;功能仿真波形如下：时序仿真波形如下：3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器作为电路单元，设计4位全加器。

组合逻辑课程设计4位二进制全加器全减器原创

本文将采用 4 位二进制并行加法器作为折中选择，所选加法器为 74LS283， 74LS283 是 4 位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输出，故由其构成 4 位二进制全加器；而四位全减器可以用加法器简单的改造而来，最后本文采用 VHDL 对四位全加器/全减器进行仿真。
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
...
.
..
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位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
1 0 0100 11011000
1 0 0101 00011010
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课题四位全加器

课题四位全加器
一、课题目的
１．用组合电路设计4位全加器。

２．了解VHDL 语言的行为描述的优点。

３．初步掌握系统内部STD_LOGIC_UNSIGNED 包的调用。

二、课题原理
4位全加器可看作4个1位全加器串行构成，具体连接方法如下图所示：由1位全加器构成4位全加器连接示意图
采用VHDL 语言设计时调用其附带的程序包，其系统内部会自行生成此结构。

三、课题内容
1. 用VHDL 语言设计4位全加器。

2. 锁定引脚,并下载验证之。

3. 不调用包，用户自行按示意图进行设计，体会调用系统包的便利性。

四、设计提示
1．调用STD_LOGIC_UNSIGNED 包，可以使用户在更高层次上进行设计。

五、课题报告要求
1. 叙述所设计的4位全加器工作原理。

2. 写出1位全加器的VHDL 语言源程序。

3、写出心得体会。

用原理图输入法设计4位全加器

实验一------用原理图输入法设计4位全加器
1.实验目的
熟悉利用MAX+PLUSⅡ的原理图输入法来设计简单组合逻辑电路，学会层次化设计方法，并通过一个4位全加器的设计，学会利用EDA软件进行电子电路设计的详细流程。

2.实验原理。

一个4位全加器可以由4个1位全加器构成，加法器间的进位可用串行方式实现，即将低位加法器的进位输出与相邻的高位加法器的进位输入信号相接。

而一个1位全加器可按图3-19所示连接，其波形图如3-20所示。

图3-19 1位全加器的原理图
图3-20 1位全加器的波形图
3.实验内容。

（1）按照教材完成1位全加器adder的设计，包括原理图输入、编译、综合、适配、仿真，并将此全加器电路设置成一个硬件符号入库。

（2）建立一个更高的原理图设计层次，取名为adder4.利用以上获得
的1位全加器构成4位全加器，电路原理图如图3-21所示。

图3-21 4位全加器电路原理图
4.实验结果。

首先按照原理图设计1位全加器，之后通过四个1位全加器正确连接后则设计出4位全加器，其波形图如上图所示.。

eda课程设计论文4位全加器

eda课程设计论文4位全加器一、教学目标本课程的目标是让学生理解并掌握全加器的工作原理和设计方法，能够运用数字逻辑设计出功能完整的全加器。

知识目标：使学生了解全加器的功能和作用，理解其内部电路的工作原理，掌握全加器的真值表和布尔表达式。

技能目标：培养学生运用数字逻辑设计简单电路的能力，能够独立完成全加器的设计和仿真。

情感态度价值观目标：培养学生对电子技术的兴趣，提高学生解决问题的能力，培养学生的创新精神和团队协作精神。

二、教学内容本课程的教学内容主要包括全加器的功能和工作原理、全加器的真值表和布尔表达式、全加器的设计和仿真。

首先，讲解全加器的功能和作用，通过具体的实例让学生了解全加器在计算机中的重要性。

然后，讲解全加器的内部电路工作原理，使学生理解全加器是如何实现加法的。

接下来，介绍全加器的真值表和布尔表达式，让学生掌握全加器的工作原理。

最后，讲解全加器的设计和仿真方法，培养学生运用数字逻辑设计电路的能力。

三、教学方法为了提高学生的学习兴趣和主动性，本课程将采用多种教学方法，包括讲授法、讨论法、案例分析法和实验法。

首先，通过讲授法向学生传授全加器的理论知识，使学生了解全加器的基本概念和工作原理。

然后，通过讨论法引导学生进行思考和讨论，提高学生的理解能力。

接下来，通过案例分析法分析实际案例，使学生了解全加器在计算机中的应用。

最后，通过实验法让学生动手设计和仿真全加器，提高学生的实践能力。

四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备适当的教学资源，包括教材、参考书、多媒体资料和实验设备。

教材：选用《数字逻辑设计》作为主教材，系统地介绍全加器的理论知识。

参考书：推荐《计算机组成原理》等参考书，供学生深入学习和参考。

多媒体资料：制作全加器的原理讲解和设计过程的视频，通过动画和图像等形式直观地展示全加器的工作原理。

实验设备：准备数字逻辑设计实验室，提供全加器的设计和仿真实验所需设备。

eda4位加法课程设计

eda4位加法课程设计一、课程目标知识目标：1. 学生能理解并掌握4位加法的基本概念和原理；2. 学生能够掌握并运用EDA工具进行4位加法电路的设计与实现；3. 学生能够理解并描述4位加法器的工作原理及其在各种电子设备中的应用。

技能目标：1. 学生能够运用所学知识，独立完成4位加法电路的设计和搭建；2. 学生能够运用EDA工具进行电路仿真，分析并解决4位加法电路中可能出现的实际问题；3. 学生通过实践操作，提高逻辑思维能力和问题解决能力。

情感态度价值观目标：1. 学生在学习过程中，培养对电子技术和数字电路的兴趣和热情；2. 学生通过团队协作，培养合作精神和沟通能力；3. 学生在实践过程中，认识到科技对社会发展的作用，增强创新意识和责任感。

课程性质：本课程为电子设计自动化（EDA）相关课程，旨在让学生掌握4位加法电路的设计与实现，提高学生的实践操作能力和逻辑思维能力。

学生特点：学生处于初中阶段，对电子技术有一定的好奇心，但可能对具体操作和理论知识掌握不足。

教学要求：结合学生特点，注重理论与实践相结合，通过实例分析和动手操作，使学生能够扎实掌握4位加法电路的相关知识。

同时，关注学生的情感态度价值观培养，提高学生的综合素质。

在教学过程中，将课程目标分解为具体的学习成果，便于教学设计和评估。

二、教学内容1. 4位加法电路基本原理：包括全加器、半加器的概念，4位加法器的工作原理及其在不同进位模式下的特点。

- 教材章节：第三章第三节《加法器的设计与应用》2. EDA工具的使用：介绍并练习使用EDA工具进行4位加法电路的设计、仿真和验证。

- 教材章节：第五章《电子设计自动化工具》3. 4位加法电路的设计与实现：- 教学内容：指导学生利用EDA工具进行4位加法电路的设计，包括原理图绘制、电路仿真和波形分析。

- 教材章节：第四章《数字电路设计与实现》4. 实践操作与问题分析：- 教学内容：组织学生进行4位加法电路的搭建，分析并解决实际操作中遇到的问题。

4位全加器verilog课程设计

4位全加器verilog课程设计一、课程目标知识目标：1. 理解4位全加器的原理和功能，掌握其Verilog硬件描述语言实现方法。

2. 学习并掌握数字电路中加法器的基本结构和工作原理。

3. 掌握Verilog模块化编程，能够实现并测试4位全加器的基本功能。

技能目标：1. 能够运用Verilog语言编写4位全加器的代码，并进行功能仿真。

2. 学会使用硬件描述语言进行数字电路的设计，提高实际问题解决能力。

3. 能够对4位全加器进行调试和优化，提升编程实践技能。

情感态度价值观目标：1. 培养学生的团队合作意识，提高学生在项目实践中的沟通与协作能力。

2. 增强学生对数字电路设计领域的兴趣，激发学生的创新精神。

3. 引导学生树立正确的价值观，认识到科技发展对社会进步的重要性。

课程性质：本课程为电子信息工程及相关专业高年级的数字电路设计课程，旨在通过4位全加器的Verilog实现，让学生掌握数字电路设计的基本方法和实践技能。

学生特点：学生已具备一定的数字电路基础和Verilog编程知识，具备分析问题和解决问题的能力。

教学要求：注重理论与实践相结合，鼓励学生积极参与课堂讨论，培养学生的动手能力和实际操作技能。

通过课程学习，使学生在知识、技能和情感态度价值观方面均取得明显进步。

二、教学内容本课程教学内容主要包括以下几部分：1. 数字加法器原理回顾：介绍加法器的基本原理，重点讲解4位全加器的工作流程和关键特性。

- 教材章节：数字电路基础，第3章第2节。

2. Verilog硬件描述语言基础：复习Verilog的基本语法，强调模块化编程方法。

- 教材章节：硬件描述语言Verilog，第4章。

3. 4位全加器的Verilog设计：- 设计原理：讲解4位全加器的设计思路和实现方法。

- 代码编写：引导学生编写4位全加器的Verilog代码，并进行模块化设计。

- 教材章节：数字电路设计，第5章第3节。

4. 功能仿真与调试：- 介绍仿真工具和仿真方法，指导学生进行4位全加器的功能仿真。

四位全加器版图课程设计

四位全加器版图课程设计一、课程目标知识目标：1. 让学生理解四位全加器的原理，掌握其功能、结构和操作方法。

2. 使学生掌握数字电路中加法器的基本概念，了解四位全加器在数字系统中的应用。

3. 帮助学生掌握二进制数加法运算的规则，并能运用四位全加器进行简单的二进制加法计算。

技能目标：1. 培养学生运用所学知识，分析并设计简单的四位全加器电路。

2. 提高学生动手实践能力，能够正确搭建四位全加器电路，并进行调试。

3. 培养学生运用四位全加器解决实际问题的能力。

情感态度价值观目标：1. 培养学生对数字电路的兴趣，激发他们学习电子技术的热情。

2. 培养学生严谨的科学态度，注重实验数据的准确性和可靠性。

3. 引导学生认识到数字电路在现代科技中的重要作用，增强他们的国家荣誉感和责任感。

课程性质分析：本课程为电子技术基础课程，旨在让学生掌握四位全加器的基本原理和实际应用，培养他们的实践操作能力。

学生特点分析：学生为初中年级学生，对电子技术有一定的基础，具备基本的电路知识和动手能力，但需要进一步引导和培养。

教学要求：1. 注重理论与实践相结合，让学生在实际操作中掌握四位全加器的原理和应用。

2. 采用启发式教学方法，引导学生主动思考、探索，培养他们的创新意识。

3. 注重个体差异，因材施教，使每位学生都能在课程中取得实质性的进步。

二、教学内容1. 四位全加器的基本概念与原理：- 加法器的作用与分类- 四位全加器的结构及工作原理- 二进制数加法运算规则2. 四位全加器的电路设计与分析：- 电路元件的选用与连接- 四位全加器的逻辑表达式及简化- 电路图的绘制与解读3. 四位全加器的实际应用：- 在数字系统中的应用场景- 与其他数字电路的组合应用- 实际电路搭建与调试4. 教学内容的安排与进度：- 第一课时：介绍加法器的基本概念，引导学生了解四位全加器的原理和结构- 第二课时：讲解二进制数加法运算规则，分析四位全加器的电路设计方法- 第三课时：指导学生动手搭建四位全加器电路，进行调试与优化- 第四课时：探讨四位全加器在实际应用中的组合运用，培养学生的创新意识教材关联：教学内容与教材第四章“数字电路基础”中第四节“加法器”相关内容紧密关联，涵盖了四位全加器的基本原理、电路设计、实际应用等方面，为学生提供了系统性的学习指导。

层次化4位加法器设计 VHDL

课程设计说明书学院专业题目学号姓名同组人员报告完成日期成绩指导教师实验一层次化４位加法器设计一．实验目的1、掌握用 VHDL 设计全加器的方法并实现。

2、熟悉设计平台及VHDL层次化设计。

二．实验仪器1、硬件：计算机Gxsoc/sops-Dev-LabCycloneII EP2C35F672C8 核心板2、软件：正版Quartus8.0三．实验设计要求学习用VHDL或原理图设计方法，掌握全加器的设计方式及表示方式，极其与二进制表示的转换方法，完成编译、综合、适配、仿真和实验箱上的硬件测试，通过数码管观察结果。

采用层次化方法实现4位加法器，完成编译，仿真，引脚锁定，下载。

四．实验原理通过动态扫描两组4BIT的二进制数据，同时还有一个单BIT 的进位，把三者按照二进制加法原理进行加，求出和及进位，并通过电路显示出各部分数据（输入，输出）。

加数、被加数、“和”显示在共阳数码管上，进位输出显示在LED上。

五．程序代码1、半加器Hadder代码LIBRARY Ieee;USE Ieee.Std_Logic_1164.all;ENTITY HADDER ISPort (a,b: In Bit;Co, So: Out Bit);END HADDER;ARCHITECTURE fh1 Of HADDER Is BEGINSo <= (a Xor b);Co <= (a And b);END fh1;2、或门ora代码LIBRARY Ieee;USE Ieee.Std_Logic_1164.all;ENTITY ora ISPort ( a: in Std_Logic;b: in Std_Logic;c: out Std_Logic);END ora;ARCHITECTURE org OF ora ISBEGINc <= a Or b;END org;3、1位全加器f_hadder代码LIBRARY Ieee;USE Ieee.Std_Logic_1164.all;ENTITY f_ADDER ISPort (x: In Std_Logic;y: In Std_Logic;cin: In Std_Logic;cout: Out Std_Logic;sum: Out Std_Logic);END f_ADDER;ARCHITECTURE fd1 Of f_ADDER Is Component HADDERPort( a,b: In Std_Logic;co,so: Out Std_Logic);END Component;Component oraPort(a,b: In Std_Logic;c: Out Std_Logic);END Component;Signal d,e,f: Std_Logic;BeginU1: HADDERPort Map(a=>X,b=>Y,Co=>d,so=>e);U2:HADDERPort Map(a=>e,b=>cin,Co=>f,so=>sum);U3:ora Port Map(a=>d,b=>f,c=>cout);END ARCHITECTURE fd1;4、4位全加器Qadd：Library ieee;Use ieee.std_logic_1164.all;Entity Qadd isPort (a:in std_logic_VECTOR(3 DOWNTO 0);b:in std_logic_VECTOR(3 DOWNTO 0);--cin:in std_logic;s:out std_logic_VECTOR(3 DOWNTO 0)); End Qadd;Architecture one of Qadd isSignal c0,c1,c2,c3 : std_logic;Component f_ADDERPort (x: In Std_Logic;y: In Std_Logic;cin: In Std_Logic;cout: Out Std_Logic;sum: Out Std_Logic);END Component;Beginu1 :F_ADDERPort map(sum=>s(0),cout=>c0,X=>a(0),Y=>b(0),cin=>'0');u2 :F_ADDERPort map(sum=>s(1),cout=>c1,X=>a(1),Y=>b(1),cin=>c0 );u3 : F_ADDERPort map(sum=>s(2),cout=>c2,X=>a(2),Y=>b(2),cin=>c1 );u4 : F_ADDERPort map(sum=>s(3),cout=>c3,X=>a(3),Y=>b(3),cin=>c2 ); END;六．仿真结果程序代码进行编译后，建立waveform文件，设定输入输出端口进行仿真，仿真结果如图1-1所示。

4位数加法计算器的设计—电子线路实现训练模板

四川师范大学成都学院4位数加法计算器的设计—电子线路实现训练学生姓名学号所在系通信系专业名称通信工程班级2009级通信工程2班指导教师四川师范大学成都学院二○一一年六月目录一、设计任务 (1)二、方案与论证 (1)（一）控制器的选择 (1)（二）显示器的选择 (2)三、系统硬件设计 (3)（一）系统总框图 (3)（二）原理图设计 (3)四、系统软件设计 (5)五、总结与展望 (5)六、参考文献 (6)附录一：系统总电路 (7)附录二：系统功能测试 (8)四则运算如图： (8)时钟显示如图：（创新部分） (8)附录三：系统PCB图 (9)附录四：源代码 (10)电子线路实现训练4位数加法计算器的设计—电子线路实现训练一、设计任务⏹系统通过4×4的矩阵键盘输入数字及运算符。

⏹可以进行4位十进制数以内的加法运算，如果计算结果超过4位十进制数，则屏幕显示E⏹可以进行加法以外的计算（乘、除、减）。

⏹其他功能（时钟显示）⏹画出完整的电路原理图（包含电源部分）和PCB板图。

二、方案与论证（一）控制器的选择控制器主要用于各模块控制对显示、计算等。

控制器的选择有以下三种方案。

方案1：8位AT89S51AT89S51是ATMEL公司生产，该单片机算术运算功能强，软件编程灵活、自由度大，可以用软件编程实现各种算法和逻辑控制，并且由于其功耗低、体积小、技术成熟和成本低等优点，使其在各个领域应用广泛。

方案2：采用FPGA（现场可编程门列阵）作为系统的控制器。

FPGA采用并行的输入输出方式，提高了系统的处理速度，适合作为大规模实时系统的控制核心。

但由于本设计对数据处理的速度要求不高，FPGA的高速处理的优势得不到充分体现，并且由于其集成度高，使其成本偏高，同时由于芯片的引脚较多，实物硬件电路板布线复杂，加重了电路设计和实际焊接的工作。

方案3: 32位LM3S615LM3S615采用为小型嵌入式应用方案而优化的32位ARM®CortexTM-M3 v7M结构，可兼容Thumb®的Thumb-2专用指令集处理器内核，可提高代码密度，50-MHz操作。

四位加法器课程设计

电子设计技术课程设计4位加法器设计姓名：周江峰学号：09325235专业：电子信息工程班级：093252指导教师：黄河2012年11月9日东华理工大学长江学院目录EDA的概念一、概述1.1目的与要求1.2设计环境QuartusⅡ简介二、4位加法器设计实现过程2.1 半加器的设计2.2 一位全加器的设计2.3 四位全加器的设计三、收获与心得体会四、参考文献EDA简介EDA的概念EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。

现在对EDA的概念或范畴用得很宽。

包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。

目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。

例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。

本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。

EDA 设计可分为系统级、电路级和物理实现级。

利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。

用层次原理图设计四位全加器教案

【用层次原理图设计四位全加器】电子教案授课教师：贡建霞班级： 1210时间： 2012年10月18日第二节地点：三楼CAD室教学单元（章节）：用层次原理图设计四位全加器教学目标1、了解层次电路设计方法；2、掌握层次电路原理图的基本组成；3、掌握层次电路原理图中的层次关系；4、运用Protel 99 SE 原理图编辑器绘制复杂的层次电路原理图；5、提高学生的动手能力及团队合作的意识。

教学重点掌握层次电路原理图的基本组成教学难点运用Protel 99 SE 原理图编辑器绘制复杂的层次电路原理图教学环节教学内容教师活动学生活动创设情境导入新课看一看：彩电的原理图图片展示介绍复杂的电路图无法在一张图纸中画下，引出层次设计思考：当电路图无法在一张图纸中画下时，怎么办？落实知识，完成任务：学习知识点学一学：知识点1：放置方块电路启动放置方块电路方式有两种：1.点击画电路图工具栏里的图标。

2.执行菜单命令Place/Sheet Symbol。

知识点2：方块电路的进出点启动放置方块电路进出点的命令有两种方式：1.点击画电路图工具栏里的图标一、放置方块电路1．放置方块电路。

2．设置方块电路编辑对话框二、放置方块电路的进出点1．放置方块图进出点启动放置方块图进出点命令后，光标变成十字状，将光标移动到方块电路中，点击鼠标，光标上面出现一个小圆1、认真听讲2、观察教师操作3、动手操作，出现问题思考提问，熟练操作方法。

2.执行菜单命令“Place\Add Sheet Entry”。

知识点3：电路的输入输出点启动放置输入输出点的命令有两种方法：1.点击画电路图工具栏里的图标。

2.执行菜单“Place\Port”。

知识点4：层次电路设计方法1.而下的设计方法2.自下而上的设计方法看一看：教师示范做一做：学生练习2．设置方块图进出点对话框三、电路的输入输出点1．放置输入输出点2．设置输入输出点四、层次电路设计方法讲解、示范操作落实知识，完成任务：层次电路设计实例1．自上而下的层次电路设计方法（1）在前面创建的项目里，执行菜单命令： File→New→schematic，创建一个新的原理图文件，并改名为主图4Full Adder.sch。

数字逻辑_4位全加器课程设计

目录摘要 (1)Abstract (2)1设计关键 (3)2设计过程 (4)2.1设计思路 (5)2.2设计过程 (6)3设计过程 (7)3.1设计实现代码 (7)3.2功能仿真 (8)4设计总结 (9)参考文献 (10)摘要全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机，然而对于快速正确的加法器的设计是相当的重要的，所以在这次课程设计我选择对全加器的设计与实现。

一个器件需要进一步的更新换代，在我所学的知识领域里面，我认为应该需要两个方面，一个是设计，有一个好的设计，它就像一种需求一样，即使这种设计在实际上暂时无法得到应用，但是，在一定时期以后，它是可以实现的。

另一个是工艺，对于一个好的设计，由于工艺还没有达到那个水平没法进行对好的设计的实现。

所以在这次我使用我所学过的知识进行对这个四位全加器进行设计。

由于涉及串联进位，会导致进位延迟，故这种设计仅适用于低速情况。

关键词：全加器四位延迟低速AbstractFulladder implement use is quite widespread, like all sorts of CPU and some model machine, yet for rapid correct adder design is quite important, so in this course design fulladder device for my choice of design and implementation.A device need further upgrading, in my knowledge field inside, I think should need two aspects, one is the design, there is a good design, it is just like a kind of demand the same, even if the design in actually temporarily unable to find application, but, in a certain period after, it is can be realized. Another is the process, for a good design, due process have not reached the level on a good design can achieve. So in this time I use my knowledge learned about this four fulladder device to carry on the design. Because it involves a series carry and can lead to carry delay, so this design only suitable for low speed.Keywords: fulladder device four delay low speed1设计关键全加器是组合逻辑电路的一个重要的器件，它的设计方式有多种，这里采用逐个进位即串行进位和超前进位即并行进位综合设计。

4位全加器的设计与仿真

项目2 全加器电路设计
2.1.3 一位全加器的图形设计输入
• 1. 一位全加器原理图设计分析一位全加器输入端为加数A、B，低位的进位Ci，输出端
为和S、向高位的进位Co。
项目2 全加器电路设计
• 由表2-1可以写出和S及高位的进位Co的逻辑表达式：
• 经转换及化简可得：
项目2 全加器电路设计
项目2 全加器电路设计
• （3）调入图形符号在图形编辑器窗口空白处双击鼠标左键，或选择菜单Edit |
Insert Symbol…，可以打开图形符号库选择对话框。
在Libraries对话框中点开图形符号库的安装目录及下属的子文件夹，基本逻辑门的图形符号在 primitives目录下的logic目录中，选择所需的器件
• 出现一个波形编辑窗口，如图2-19所示。
• （2）设定时间参数可以根据仿真的需要，在波形编辑器界面中，设置时
间参数。选择菜单Edit | End Time...，可以设置仿真结束时间；选择菜单Edit | Grid Size...，可以设置显示网格间距的时间。
项目2 全加器电路设计
• （3）添加输入、输出节点 • 1）选择菜单Edit | Insert | Insert Node or Bus...，或在
项目2 全加器电路设计
• （4）输入原理图
•
在Symbol 对话框中，将xor、and2、or3器件调入图形编辑器窗口中，
合理排布各器件的位置并连线。最后放置输入端口input和输出端口
output（在pin中），完成一位全加器的原理图如图2-15所示。
件打钩
多个同样的元
• （5）保存原理图文件完成图2-15的原理图文件后，选择主菜单File | Save保存设计文件，名称为 adder1.bdf。

4 位加法器原理图设计

实验二 4 位加法器原理图设计一、实验目的1、进一步掌握 Quartus Ⅱ原理图输入设计法。

2、通过4位加法器的设计,掌握原理图输入法中的层次化设计。

二、实验原理So=a xor b; co=a and b;图 2-1 半加器原理图图 2-2 1位全加器原理图图 2-3 4 位加法器原理图4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成，1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。

三、实验内容本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器，取实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2~LED5 作为 4 位相加之和的输出结果，LED1作为两数高 4 位相加的进位 (LED 亮，表示低电平“0”， LED 灭，表示高电平“1”)四、实验步骤1、打开QUARTUS II软件，新建一个工程adder4bit。

2、建完工程之后，再新建一个Block Diagram/Schematic File。

在原理图编辑窗口绘制如图 2-1 的半加器原理图。

点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。

3、将 h_adder 设置成顶层实体。

在诸多文件打开的状态下，选中 h_adder.bdf为当前文件。

点击 Project → Set as Top-Level Entity。

4、编译。

如果发现有错，排除错误后再次编译。

直到编译通过就可以进行波形仿真了。

5、时序仿真。

建立波形文件,设置波形参量，再保存(注意: QuartusⅡ在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulation Tool,在Simulation input中输入待仿真的波形文件即可，如图2-4所示) ，最后运行波形仿真。

采用VHDL层次化文件设计一个四位全加器

采用VHDL层次化文件设计一个四位全加器一、实训目的1.巩固VHDL层次化文件设计方法。

2.培养应用VHDL层次化文件设计法的技能。

二、实训器材计算机与Quartus Ⅱ工具软件。

三、实训指导（一）实训原理4位二进制加法器由4个全加器构成，而全加器又由一个半加器和一个或门构成，半加器的真值表如表5-1所示：表5-1 半加器的真值表半加器的逻辑表达式为：so=NOT(a XOR(NOT b))co=a AND b一位全加器的真值表如表5-2所示：表5-2 一位全加器的真值表（二）实训步骤1.电路模块划分根据算法分析，4位二进制加法器可由4个全加器构成，画出其原理方框图。

全加器原理方框图如图5-1所示。

而每个全加器又可划分为一个半加器和一个或门这两个更小的模块，画出其原理方框图。

4位二进制加法器原理方框图如图5-2所示。

图5-1 一位全加器原理方框图图5-2 4位二进制加法器原理框图2.设计底层设计文件（1）设计半减器文件halfadd.vhd。

（2）设计或门电路文件orgate.vhd。

（3）设计全加器电路文件fulladd.vhd，其中把半加器和或门电路文件作为元件调用。

3.设计顶层设计文件设计顶层设计文件add4.vhd，其中把全加器文件作为元件调用。

VHDL代码如下：halfadd.vhd文件代码如下：ENTITY halfadd ISPORT(a,b:IN BIT;so,co:OUT BIT);END halfadd;ARCHITECTURE a OF halfadd ISBEGINPROCESS(a,b)BEGINso<=NOT(a XOR(NOT b)) AFTER 10ns; co<=a AND b AFTER 10 ns;END PROCESS;END a;orgate.vhd文件代码如下：ENTITY orgate ISPORT(a1,b1:IN BIT;o:OUT BIT);END orgate;ARCHITECTURE a OF orgate ISBEGINo<=a1 OR b1;END a;fulladd.vhd文件代码如下：ENTITY fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END fulladd;ARCHITECTURE a OF fulladd ISSIGNAL temp_s,temp_c1,temp_c2:BIT; COMPONENT halfaddPORT(a,b:IN BIT;so,co:OUT BIT);END COMPONENT;COMPONENT orgatePORT(a1,b1:IN BIT;o:OUT BIT);END COMPONENT;BEGINU0:halfadd PORT MAP(i1,i2,temp_s,temp_c1);U1:halfadd PORT MAP(temp_s,c_in,fs,temp_c2);U2:orgate PORT MAP(temp_c1,temp_c2,c_out);END a;add4.vhd文件代码如下：ENTITY add4 ISPORT(a,b:IN BIT_VECTOR(3 DOWNTO 0);cin:IN BIT;so:OUT BIT_VECTOR(3 DOWNTO 0);co:OUT BIT);END add4;ARCHITECTURE a OF add4 ISSIGNAL temp_co0,temp_co1,temp_co2:BIT;COMPONENT fulladd ISPORT(i1,i2,c_in:IN BIT;fs,c_out:OUT BIT);END COMPONENT;BEGINU0:fulladd PORT MAP(a(0),b(0),cin,so(0),temp_co0);U1:fulladd PORT MAP(a(1),b(1),temp_co0,so(1),temp_co1); U2:fulladd PORT MAP(a(2),b(2),temp_co1,so(2),temp_co2); U3:fulladd PORT MAP(a(3),b(3),temp_co2,so(3),co);END a;1.编译顶层设计文件把以上各个模块的VHDL设计文件放入同一个文件夹中，以顶层文件建立工程，直接编译顶层文件同时也就编译各个底层模块文件。

4位数加法器课程设计 2

一、设计任务和要求1.1、任务描述：1、系统通过4×4的矩阵键盘输入数字及运算符；2、可以进行4位十进制数以内的加法运算，如果计算结果超过4位十进制数，则屏幕显示E；3、可以进行加法以外的计算（乘、除、减）；4、创新功能。

1.2、任务要求：1、理解任务书要求，明确分工，查找相关资料，制定系统方案；2、论证系统设计方案，运用Proteus等软件绘制电路原理图；3、根据硬件电路，确定算法，设计程序框图，编写程序代码；4、误差分析与改进，完成设计报告。

二、方案论证2.1、适用矩阵键盘控制作为输入电路，电路和软件稍微复杂，但是相比用独立按键，可节省I/O口，其原理图如2.1所示：图2.1 矩阵键盘控制电路2.2、采用LED数码管显示,数码管图如图2.2.1所示：下图则是加法器电路的原理图：23.1、主控模块该设计的核心控制电路是 AT89C52单片机。

AT89C51是一种带4K字节FLASH存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压、高性能CMOS 8位微处理器，俗称单片机。

AT89C2051是一种带2K字节闪存可编程可擦除只读存储器的单片机。

单片机的可擦除只读存储器可以反复擦除1000次。

该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。

由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。

AT89C 单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。

其引脚AT89C51芯片模型33.1.1、主要功能特性(1) 4K字节可编程闪烁存储器。

(2) 32个双向I/O口；128×8位内部RAM 。

(3) 2个16位可编程定时/计数器中断，时钟频率0-24MHz。

(4) 可编程串行通道。

EDA技术实验报告

EDA技术实验报告实验⼀利⽤原理图输⼊法设计4位全加器⼀、实验⽬的：掌握利⽤原理图输⼊法设计简单组合电路的⽅法，掌握MAX+plusII 的层次化设计⽅法。

通过⼀个4位全加器的设计，熟悉⽤EDA 软件进⾏电路设计的详细流程。

⼆、实验原理：⼀个4位全加器可以由4个⼀位全加器构成，全加器的进位以串⾏⽅式实现，即将低位加法器的进位输出cout 与相邻的⾼位加法器的低位进位输⼊信号cin 相接。

1位全加器f-adder 由2个半加器h-adder 和⼀个或门按照下列电路来实现。

半加器h-adder 由与门、同或门和⾮门构成。

四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界⾯,掌握利⽤原理图进⾏电路模块设计的⽅法。

QuartusII 设计流程见教材第五章:QuartusII 应⽤向导。

2.设计1位全加器原理图（1）⽣成⼀个新的图形⽂件（file->new->graphic editor ）（2）按照给定的原理图输⼊逻辑门(symbol －>enter symbol)COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击⿏标左键，然后输⼊名字；选中需命名的线，然后输⼊名字。

（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建⼀个设计的符号，该符号可被⾼层设计调⽤。

3.利⽤层次化原理图⽅法设计4位全加器（1）⽣成新的空⽩原理图，作为4位全加器设计输⼊（2）利⽤已经⽣成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形⽂件（file->new->Other Files->Vector Waveform File），保存后进⾏仿真（Processing ->Start Simulation），对4位全加器进⾏时序仿真。

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