全差分放大器设计
全差分运算放大器设计概要
全差分运算放大器设计概要全差分运算放大器是一种常见的电子电路，它可以将输入信号的差分放大，并在输出端提供差分信号。
全差分运算放大器广泛应用于模拟与数字信号处理中，如低噪声放大器、滤波器和交叉耦合放大器等领域。
本文将介绍全差分运算放大器的设计概要，包括电路结构、设计要点和性能指标等。
[图片]该电路由两个共模反馈放大器组成，其中一个作为正放大器，另一个作为负放大器。
输入信号通过差分输入端口加到两个反馈放大器上，经过放大后，在输出端口提供差分信号。
为了保证优良的性能，必须对电路的参数进行适当的设计和调整。
首先，需要确定全差分运算放大器的增益要求。
增益是指输出信号与输入信号之间的比例关系。
在不同的应用中，增益要求可能不同。
根据增益要求，可以选择合适的放大器型号和电路拓扑结构。
其次，需要选择适当的放大器元件。
放大器元件包括晶体管、电阻、电容等。
选择合适的元件是设计成功的关键。
晶体管的选择要考虑其增益、噪声系数、带宽等指标。
电阻和电容的选择要考虑其阻值、容值、精度等因素。
然后，需要确定电路的偏置方案。
全差分运算放大器需要提供适当的偏置电压，以确保电路能够正常工作。
偏置电压的选择要考虑元件的工作状态和参数的稳定性。
常见的偏置方案包括电流镜偏置、电流源偏置等。
设计完成后，需要对电路进行性能测试和优化。
性能测试包括增益、带宽、噪声系数、非线性失真等指标的测试。
根据测试结果，可以进行相应的电路优化，以满足设计要求。
最后，需要对电路进行可靠性分析。
可靠性分析是为了确保电路在长时间工作过程中不会出现故障。
可靠性分析包括温度分析、电路重要参数的敏感度分析等。
全差分运算放大器设计的关键在于电路的结构和元件的选择。
合理的电路结构和适当的元件选择可以使电路具有较高的增益、宽带和低噪声等性能。
此外，还需要注意电路的偏置方案和可靠性分析，以确保电路的正常工作和长时间可靠性。
总之，全差分运算放大器是一种重要的电子电路，具有广泛的应用前景。
采用折叠式结构的两级全差分运算放大器的设计
目录1. 设计指标 (1)2. 运算放大器主体结构的选择 (1)3. 共模反馈电路（CMFB）的选择 (1)4. 运算放大器设计策略 (2)5. 手工设计过程 (2)5.1 运算放大器参数的确定 (2)5.1.1 补偿电容Cc和调零电阻的确定 (2)5.1.2 确定输入级尾电流I0的大小和M0的宽长比 (3)5.1.3 确定M1和M2的宽长比 (3)5.1.4确定M5、M6的宽长比 (3)5.1.5 确定M7、M8、M9和M10宽长比 (3)5.1.6 确定M3和M4宽长比 (3)5.1.7 确定M11、M12、M13和M14的宽长比 (4)5.1.8 确定偏置电压 (4)5.2 CMFB参数的确定 (4)6. HSPICE仿真 (5)6.1 直流参数仿真 (5)6.1.1共模输入电压范围（ICMR） (5)6.1.2 输出电压范围测试 (6)6.2 交流参数仿真 (6)6.2.1 开环增益、增益带宽积、相位裕度、增益裕度的仿真 (6)6.2.2 共模抑制比（CMRR）的仿真 (7)6.2.3电源抑制比（PSRR）的仿真 (8)6.2.4输出阻抗仿真 (9)6.3瞬态参数仿真 (10)6.3.1 转换速率（SR） (10)6.3.2 输入正弦信号的仿真 (11)7. 设计总结 (11)附录（整体电路的网表文件） (12)采用折叠式结构的两级全差分运算放大器的设计1. 设计指标5000/ 2.5 2.551010/21~22v DD SS L out dias A V VV V V VGB MHz C pF SR V s V V ICMR V P mWµ>==−==>=±=−≤的范围2. 运算放大器主体结构的选择图1 折叠式共源共栅两级运算放大器运算放大器有很多种结构，按照不同的标准有不同的分类。
从电路结构来看, 有套筒式共源共栅、折叠式共源共栅、增益提高式和一般的两级运算放大器等。
全差分套筒式运算放大器设计
全差分套筒式运算放大器设计1、设计内容本设计基于经典的全差分套筒式结构设计了一个高增益运算放大器，采用镜像电流源作为偏置。
为了获得更大的输出摆幅及差模增益，电路采用了共模反馈及二级放大电路。
本设计所用到的器件均采用SMIC 0.18µm的工艺库。
2、设计要求及工艺参数本设计要实现的各项指标和相关的工艺参数如表1和表2所示：3、放大器设计3.1 全差分套筒式放大器拓扑结构与实际电路图1 全差分套筒式放大器拓扑结构图2 最终电路图3.2 设计过程在图1中，Mb1和M9组成的恒流源为差放提供恒流源偏置，且M1，M2完全一样，即两管子所有参数均相同。
Mb2、M7和M8构成了镜像电流源，M5、M6和M7、M8构成了共源共栅电流源，M1、M2、M3、M4构成了共源共栅结构，可以显著提高输出阻抗，提高放大倍数（把M3的输出阻抗提高至原来的（gm3 + gmb3）ro2倍。
但同时降低了输出电压摆幅。
为了提高摆幅，控制增益，在套筒式差分放大器输出端增加二级放大。
本设计中功率上限为10mW，可以给一级放大电路分配3mA的电流。
设计要求摆幅为3V，所以图1中M1、M3、M5、M9的过驱动电压之和不大于1.8-3/2=0.3V。
我们可以平均分配每个管子的过驱动电压。
根据漏电计算流公式(1)（考虑沟道长度调制效应），可以计算出每个管子的宽长比。
I D=12μn C ox WL(V GS−V TH)2(1+λV DS)(1)其中，C ox等于ε/t ox，μn和t ox可以从工艺库中查找。
4、仿真结果经过调试优化之后的仿真结果如以下各图所示：图3 增益及相位裕度从图中可以看出，本设计的低频增益达到了74.25dB，达到了预期要求。
3dB 带宽为35kHz左右，比较小，可见设计还有改进的余地。
当CL为2pF时，相位裕度：PM=180°+∠βH(ω)=180°−125.5°=54.5°电源电压为1.8V时，输出摆幅如下图所示，达到了3V。
低电压高速CMOS全差分运算放大器设计双
运算放大器的设计首先要根据其用途选择一种合适 的电路结构，从运放的建立时问、开环增益、单位增益带 宽、相位裕度、输入共模范围、输出摆幅、功耗等方面性能 的限制进行结构设计。常见的全差分运算放大器有下面 几种类型：两级（ｔｗｏ—ｓｔａｇｅ）式、套筒共源共栅（ｔｅｌｅｓｃｏｐｉｃ） 式、折叠共源共栅（ｆｏｌｄ—ｃａｓｃａｄｅ）式。
４‘结语
本文使用ＴＳＭＣ公司的ＣＭ０２５工艺
设计并实现了一个低压高速全差分运算放
大器。采用折叠共源共栅结构，在达到较高
的带宽同时，增大了输出摆幅。连续时间共
模反馈电路以及低压宽摆幅偏置电路，实现
（１）信置电路ＯＯ半电路小信号等效模型
图３偏置电路及半电路小信号等效模型
了电路的高稳定性。该运放在２．５ Ｖ电源 电压下，’单位增益带宽可以达到５０１ ＭＨｚ， 直流增益７１．６ ｄＢ，相位裕度５１。，功耗
Ｐ。《Ｐ，，更接近于原点，因此Ｐ２为折叠共源共栅运放的 主极点，Ｐ。为次极点。
要提高开环增益Ａ。，可以采取增加Ｍ８，Ｍ９的跨导和
１ ５】
沟逝长度，但将引起其源极寄生电容的增加和漏源饱和电 正减小，从而降低运放的次极点频率。同样增加Ｍ１０， Ｍ１１的沟道长度，会使Ａ。增加而次极点频率减小。考虑 到Ｍ４，Ｍ５，Ｍ６，Ｍ７不在信号通路上，因此可以增加其沟 道长度球增加输出阻抗，而不降低工作速度。
△ｇＭ９（ｒ２／／ｒｌｏ）ｒ９ Ｒ。。“Ｍ７一ｒ４＋ｒ７［１＋（ｇＭ７＋ｇＭ７ｂ）＾］
△ｇＭ７ ｒ７ ｒ４ ｒ为ＭＯＳ管的小信号输出电阻。负载电容Ｃ。远大于ＭＯＳ 管各端的寄生电容，ＣＬ△ｃＤ瞰＋ＣＤ曲＋ＣＤ酊。。
节点１对应的极点Ｐ。：
Ｐ－＝一石万勿习丽ｉ１冠ｉ而△一等
节点２对应的极点Ｐ。：
全差分运算放大器设计
全差分运算放大器设计全差分运放（Fully-Differential Amplifier，简称FDA）是一种特殊的运放，它具有两个差动输入和两个差动输出。
全差分运放具有许多优点，包括良好的共模抑制和电源抑制比，适用于高精度传感器信号放大、功率放大和模拟信号处理等领域。
在这篇文章中，我将介绍全差分运放的设计原理和步骤。
首先，我们需要确定设计的要求和规范。
这包括增益要求、带宽要求、电源电压和输入输出电阻等参数。
根据这些要求，我们可以选择合适的运放器件和电路拓扑。
全差分运放的常见电路拓扑有两级差分放大器、共射共源放大器和增益交换放大器等。
在这里，我们以两级差分放大器为例进行设计。
第一步是选择运放器件。
我们需要根据设计要求选择适合的运放器件，可以根据其增益带宽积、供电电压范围和失调电流等参数进行选择。
一般来说，我们可以选择低失调电流、高增益带宽积和低电压噪声的器件。
第二步是确定电路拓扑。
在两级差分放大器中，第一级是差分放大器，第二级是共射共源放大器。
差分放大器的作用是提供高输入阻抗和共模抑制比，共射共源放大器的作用是提供电流放大和驱动能力。
由于这两级放大器要分别满足不同的要求，我们可以选择不同的放大倍数和器件参数来优化电路性能。
第三步是确定偏置电路。
偏置电路的作用是提供恒定的工作电流，这可以通过电流源和电阻网络来实现。
偏置电流的选择要根据运放器件的要求和特点，可以使用恒流源或电流反馈等方法来实现。
第四步是确定反馈电路。
反馈电路的作用是控制放大倍数和增益稳定性，可以使用电阻、电容或者电流源等元件来实现。
选择适当的反馈方式可以减小失调电压和非线性，提高性能。
第五步是进行电路仿真和优化。
通过电路仿真，我们可以验证设计的性能和满足要求。
优化可以通过调整电路参数和进行迭代仿真来实现，以达到设计要求。
第六步是进行电路布局和线路板设计。
在设计布局时，要注意分离放大器电路和干扰源，减少电源和信号线的串扰。
线路板设计要保证差分信号走线的对称性和阻抗匹配，以提高传输性能。
模拟集成电路设计——两级全差分高增益放大器设计_2
全差分高增益放大器的设计一、设计产品名称全差分高增益放大器二、设计目的1.掌握模拟集成电路的基本设计流程；2.掌握Cadence基本使用方法；3.学习模拟集成电路版图的设计要点；4.培养分析、解决问题的综合能力；5.掌握模拟集成电路的仿真方法；6.熟悉设计验证流程方法。
三、设计内容全差分高增益放大器（Full-differential OTA）是一种非常典型的模拟IP, 在各类模拟信号链路、ADC.模拟滤波器等重要模拟电路中应用广泛, 是模拟IC 设计人员必需掌握的一种基础性IP 设计。
采用华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 设计一款全差分高增益放大器电路, 完成电路图设计、前仿真、Layout 设计和物理验证（DRC&LVS）。
考虑以下OTA 架构：图1 OTA架构四、电路设计思路模拟集成电路的设计分为前端与后端, 设计流程可以分为明确性能要求、选择电路结构、计算器件参数、原理图绘制、前仿真、版图绘制、DRC设计规则检查、LVS版图与电路图一致性检查、寄生参数提取及后仿真、流片测试。
本次实验使用基于华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 实现模拟集成电路全差分高增益放大器的全流程设计与仿真。
（1）性能指标:需要验证三种PVT Corner:a) 电源电压1.8V, 温度27℃, corner 为TT；b) 电源电压1.6V, 温度80℃, corner 为SS；c) 电源电压2.0V, 温度-40℃, corner 为FF；要求各Corner 下开环技术指标（含Cload=10fF）:①放大器开环DC 增益Av0≥90dB；②0dB 带宽BW0≥500MHz；③相位裕度Phase Margin≥50°。
④DC 抑制比PSRR-0≥60dB, （3*2=6 分）⑤10MHz 时抑制比PSRR-10M≥45dB。
全差分运算放大器设计
全差分运算放大器设计岳生生（200403020126）一、设计指标以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下：✧直流增益：>80dB✧单位增益带宽：>50MHz✧负载电容：＝5pF✧相位裕量：>60度✧增益裕量：>12dB✧差分压摆率：>200V/us✧共模电压：2.5V (VDD=5V)✧差分输入摆幅：>±4V二、运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。
如图2所示；（b ）折叠共源共栅，folded-cascode 。
如图3所示；（c ）共源共栅，telescopic 。
如图1的前级所示。
本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT NV之和小于0.5V ，输出端的所有PMOS管的,DSAT PV之和也必须小于0.5V 。
对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。
另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。
考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。
两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。
三、性能指标分析1、 差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益1351113571135135753()m m m o o o o o m m m m o o o o m m g g gg gg G A R r rr r g g r r r r=-=-=-+第二级增益92291129911()m o o o m m o o gg G AR r rgg=-=-=-+整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++2、 差分压摆率 （>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。
(完整word)全差分高增益、宽带宽CMOS运算跨导放大器的设计
目录1 引言 (1)2 软件介绍 (3)3 运算放大器设计基础 (5)3.1运放的主要性能指标 (5)3.2运算放大器的基本结构 (6)3.2.1全差分运放 (6)3.2.2套筒式结构 (7)3.2.3折叠式结构 (8)4 系统总体设计 (10)4.1电路设计的整体结构 (10)4.2 主放大电路设计 (11)4.3 偏置电路的设计 (13)4.4 输出级的设计 (13)4.5 共模反馈的设计 (14)4.6 总体布局 (15)5 仿真与分析 (17)5.1运放直流与交流特性 (17)5.2噪声特性分析 (19)5.3电源抑制比 (19)5.4设计指标 (20)5.5放大器参数 (21)6 版图设计与分析 (22)6.1 L-Edit介绍 (22)6.2版图设计规则 (22)6.3基本器件版图设计 (23)6.3.1 NMOS版图设计 (23)6.3.2 电容电阻版图设计 (24)6.4版图的总体设计 (26)6.4.1主电路模块版图 (26)6.4.2偏置模块版图 (27)6.4.3输出模块版图 (27)6.4.4整体模块版图 (28)6.5 LVS版图比对 (29)7 结论 (31)谢辞 ................................................................................................... 错误!未定义书签。
参考文献 .. (32)附录1 (33)附录2 (35)1 引言集成运算放大器（Integrated Operational Amplifier）简称集成运放，是由多个CMOS管与电容电阻通过耦合方式实现提高增益的模拟集成电路[1]。
集成运放具有增益高、输入阻抗大、输出阻抗低、共模抑制比高和失调与漂移性小等优点，而且当输入电压值为零时，输出值也为零。
集成运放是构成常用集成电路系统的通用模块[2] [3]。
(p)一种高性能低功耗两级全差分运算放大器设计
收稿日期:2009202216 作者简介:翁 迪(1983—),男,硕士研究生.通信联系人:叶 凡,男,讲师,E 2mail :fanye @f .文章编号:042727104(2009)0420465205一种高性能低功耗两级全差分运算放大器设计翁 迪,范明俊,叶 凡,任俊彦(复旦大学专用集成电路与系统国家重点实验室,上海201203)摘 要:分析并设计了一种高速、高增益、低功耗的两级全差分运算放大器.该运算放大器用于高速高精度模数转换器中.运算放大器第一级采用增益自举cascode 结构获得较大的直流增益,采用2个新的全差分运算放大器替代传统的4个单端运算放大器作为增益自举结构.该放大器采用SMIC 0.18μm CMOS 工艺设计,电源电压1.8V ,直流增益125dB ,单位增益带宽300M Hz (负载3p F ),功耗6.3mW ,输出摆幅峰峰值达2V.关键词:运算放大器;增益自举;2级;全差分;高增益中图分类号:TN 492 文献标志码:A运算放大器(op amp )作为关键的模拟模块,广泛应用于开关电容滤波器、Σ2Δ调制器以及模数转换器等.在这些电路中,速度和精度两大重要因素都是由运算放大器的各种性能来决定的.例如在精度10bit 速度20M Hz 以上的高速高精度流水线模数转换器设计中,高的直流增益和大的单位增益带宽会降低运算放大器闭环工作时的增益误差和线性建立时间引起的误差,而大的输出摆幅可以有效的提高性噪比,从而可以在较小的电容负载的情况下达到较高的信噪失真比,有效地实现高速高精度和低功耗的目标;流水线模数转换器中功耗主要来自于运算放大器,所以低功耗运算放大器会使整个模数转换器功耗显著降低.一般而言,长沟道、低偏置电流、多级运算放大器可以实现高增益,然而会导致多个极点,难以达到高速大带宽的要求.共源共栅(cascode )结构的运算放大器具备频率特性好、主极点由负载电容决定、功耗最低等优点,但是输出摆幅比较小,特别在低电源电压情况下,这种缺点就更加显得突出.综合考虑,2级运算放大器可以在高增益、大输出摆幅和带宽间达到较好的平衡;高增益可以采用带增益自举的第1级实现,而带宽和速度可以在功耗允许的情况下尽量加大电流来实现.本文提出了带有增益自举结构的两级全差分运算放大器设计方案.由于这种方案目前在国内还属首次采用,所以本文对电路性能作了全面详细的分析.1 运算放大器总体结构和性能分析运算放大器应用于高性能流水线模数转换器时,运算放大器的增益要满足模数转换器中采样保持的增益误差要求和线性度要求,为达到14位精度,要求运算放大器开环直流增益大于100dB [1],而一般的2级运算放大器增益大概在80dB 左右.为了提高增益,本文提出的方案是第1级采用带有小运算放大器OPN 和O PP 增益自举的套筒式共源共栅(telescopic cascode )结构,第2级采用一般的共源放大器,电路结构如图1所示.为了保证运算放大器的稳定性,采用Miller 补偿技术进行零极点补偿,采用开关电容共模反馈以调节稳定工作点.1.1 直流增益分析该运算放大器存在2级:第1级是带增益自举的cascode 级;第2级是共源放大级.第1级增益:A 1=-G mI R OI =-g m1(R O11∥R O12),其中R O11=[1+(1+A n )g m6r o6]r o8,R O12=[1+(1第48卷 第4期2009年8月复旦学报(自然科学版)Journal of Fudan University (Natural Science )Vol.48No.4Aug.2009图1 带有增益自举的2级全差分运算放大器总体结构Fig.1 Overall structure of t he fully differential gain 2boosted two 2stage op amp+A p )g m4r o4]r o2,A n ,A p 是自举运算放大器OPN 、OPP 的直流增益,在A n ≈A p µ1的情况下,A 1≈A n [-G m (g m6r o6r o8∥g m4r o4r o2)]=A n ・A 1′,其中A 1′=-G m (g m6r o6r o8∥g m4r o4r o2)为不带增益自举的第1级的增益.第2级增益:A 2=-G mII R OII =-g m2(R 10∥R 12).总增益:A =A 1・A 2≈A n ・A 1′・A 2.(1)由上述分析可以看出,电路总的直流增益等于主电路cascode 级(m 1～m 8)、主电路输出级(m 9～m 12)和增益自举电路(OPN 或O PP )3者直流增益之积.这样设计时就可以把总增益分配到各级电路中去.每一级只要达到所指定的增益目标,总增益就能满足要求[223].1.2 单位增益带宽该运算放大器结构符合标准两级运算放大器性能分析方法[3],电路中负载电容C L ,补偿电容为C c ,主极点产生于第1级的输出端,其大小等于从m 4和m 6(或m 3,m 5)的漏端看进去的输出电阻和电容乘积的倒数:P 1=1/(R OI R OII G mII C c );次主极点位于第2级的输出端:P 2=G mII /C L ;单位增益带宽:GB m =G mI /C c ;从上面可以看出增益自举电路对整个电路的次主极点和单位增益带宽没有影响,只是会减小主极点频率.采用Miller 电容补偿会在右半平面产生一个零点:Z 0=1/(C c (1/G mII -R Z )),采用调零电阻R Z 控制零点的位置把零点从右半平面移到左半平面的次主极点P 2上,当R Z =(C c +C L )/(G mII C c )时,Z 0=1/(C c (1/G mII -R Z ))=-G mII /C L ,这样输出负载电容引起的极点就去除掉了,当然由于温度,工艺和电压等的变化会导致R Z ,C c 和C L 以及G mII 发生变化,但是在设计中,这些变量都有一定的裕度,在设计中也充分考虑,所以,也就避免了调节后的负零点位于GB W 内的现象.要满足60°相位裕度,则电路的次主极点至少要大于2.2GB m [3].即:G mII /C L >2.2G mI /C c ,若零点G mII /C L =10GB m =10G mI /C ,则C c >2.2C L G mI /G mII =0.22C L .1.3 增益自举电路与主电路的匹配传统的增益自举技术如图2所示需要额外实现4个单输入单输出的运算放大器,这样就增加了线路的复杂性、功耗和面积,同时在利用电流镜进行双端转单端输出的过程中,也消耗了运算放大器的动态幅度,不利于电路的设计和实现.这里采用2个全差分输入输出的运算放大器作为增益自举电路,由于左右两端完全对称的结构,从而可以减小相应的晶体管间由于不匹配所引入的噪声.增益自举电路主要起增加664复旦学报(自然科学版)第48卷cascode 级输出电阻的作用,因此可以将起功耗和面积尽量减小,设计时将其管子的宽长比和电流取为外部主电路的1/3左右比较合宜[2].图2 传统的增益自举技术Fig.2 Traditional gain 2boosted technology自举放大器OPN 、O PP 与主电路M 5、M 6和M 3、M 4形成闭环反馈,可以自动调整,而OPN 和OPP 输入端也有用来控制输入的共模电平.如果OPN 、O PP 速度太快,就会导致运算放大器稳定性方面问题[4].为了系统稳定,O PN 、OPP 单位增益带宽GB sub 必须满足:P 1<GB sub <P 2.(2)同时自举电路的加入有可能在GB sub 的地方产生一个极零点对(pole 2zero ),而极零点对会严重影响运算放大器建立时间,为了防止GB sub 处产生的极零点对对运算放大器闭环工作时的影响,GB sub 还必须满足:βGB <GB sub <P 2,(3)β为运算放大器闭环工作时的反馈因子,在高精度流水线模数转换器中,采样保持器采用电荷重分布形式,反馈因子为1/2,所以只要满足:1/2GB <GB sub <P 2,系统稳定性和建立时间方面要求都可以满足.增益自举小电路所选择的结构是折叠共源共栅结构如图1所示.使用这种结构主要考虑到速度和输入、输出电平的需要[5].输入级中间2个管子是用来稳定输入级尾电流源漏端电压. 偏置电路和共模反馈电路增益自举电路和主电路使用相同的偏置电压,通过折中调节最后整个电路只需要2路偏置电压,选用共[5],增大电流镜输出电阻,使输出电压更稳定并且电路结构简单,如图3所示.全差分运算放大器需要共模反馈电路确定其共模电平.共模反馈的电路多种多样,不过在这里开关电容共模反馈[5]电路相比其他电路来说具有独特的优势.首先它相对于连续时间共模反馈电路具有更高的动态范围,其次,它不会引入附加的极点且其线性度也非常好,另外,运算放大器应用在开关电容电路中无需增加额外的时钟,应用比较方便.为了保证系统能够稳定而又快速地进入工作,在第1、第2级分别采用了共模反馈.2 性能分析表1列出了带有增益自举和不带增益自举结构两级全差分运算放大器以及2个用来增益自举的辅助运算放大器OPN 、OPP 各项性能情况.可以看到,仿真结果与上述推理基本相符.带有增益自举的两级全差分运算放大器直流增益等于辅助运算放大器和没有增益自举的两级全差分运算放大器直流增益之和(都以dB 形式表示).总电路的单位增益带宽基本上与不带增益自举两级全差分运算放大器带宽相等.在辅助运算放大器OPP 、OPN 带宽满足(3)式时运算放大器建立时间20ns ,与不带增益自举时18ns 差不764 第4期翁 迪等:一种高性能低功耗两级全差分运算放大器设计图3 偏置电路和开关电容共模反馈电路Fig.3 Bias and switched 2capacitor CMFB多,当不满足(3)式只满足(2)式时运算放大器建立时间延长到39ns ,如表1中所示.可见OPP 和OPN 的带宽影响整个运算放大器建立时间比较明显.表1 运算放大器及其各子模块电路性能比较Tab.1 Op amp and other sub 2module performanceamplifierG DC /dB f B /M Hz C L /p F t set /ns φ/(°)P /μW OPN 39.5290(>321/2)19.2(<321/2)0.12.0——76.090.6 456OPP 45 251(>321/2)16.5(<321/2)0.12.0——74.389.2 375wit hout gainenhancement104.0321.0 3.01869.05470wit h gainenhancement 141.0320.0 3.0203969.06430 最后,运算放大器通过SM IC 0.18μm CMOS 工艺实现,经过流片测试,在电源电压1.8V 的情况下,增益达到125dB ,单位增益带宽300M Hz.表2详细列举了本运算放大器各项指标性能在仿真和测试后的结果比较,图4给出了用Hspice 仿真的幅频和相频特性;图5则是测试时的大信号阶跃响应.从中可以看出仿真和测试结果的总体性能差异在比较合理的范围内,而差异也主要是由于版图,寄生参数和工艺原因导致的偏差,也就是在于仿真的理想性和电路流片实现之间的差异,证明了这种运算放大器设计方案在现实应用中的可行性.并且,从流片测试结果看,总体设计也基本满足高精度低功耗电路对运算放大器的要求,而且在后期的ADC 的流片测试结果也显示该放大器设计保证了ADC 的性能.表2 运算放大器仿真、测试结果Tab.2 Simulation and testing resultsperformanceA out /V G /dB f B /M Hz t set /ns S R /(V ・μs ∃1)P /mW φ/(°)simulation214132020207 6.3469measured 212529931198 6.30—864复旦学报(自然科学版)第48卷本文提出了一种高性能低功耗的两级全差分运算放大器设计,采用0.18μm CMOS 工艺实现.利用增益自举技术,运算放大器开环增益可达到125dB ,主运算放大器为2级结构,输出摆幅在电源电压1.8V 情况下峰峰值可达到2V ,电压转换率约200V/μs.文中详细阐述了主运算放大器与辅助运算放大器之间匹配问题,在保证运算放大器其他性能不变的情况下,合理缩减辅助运算放大器的功耗,总功耗仅有6.3mW.该运算放大器被应用于低功耗14位32.5M Hz 流水线模数转换器的采样保持电路中.参考文献:[1] Yang W ,Kelly D ,Mehr I ,et al .A 32V 340mW 142b 752Msps CMOS ADC with 852dB SFDR at Nyquistinput [J ].J ournal of S oli d 2S tate Ci rcuits ,2001,36(12):193121936.[2] 柳 逊,闫 娜,吴晓铁,等.一种高性能运算放大器的设计[J ].微电子学与计算机,2005,22(6):28233.[3] Allen P E ,Holberg D R.CMOS Analog Circuit Design [M ].2版.冯 军,李智群,译.北京:电子工业出版社,2000.[4] Bult K ,G eelen G J G M.A fast 2settling CMOS op amp for SC circuits with 902dB DC gain [J ].J ournalof S oli d 2S tate Ci rcuits ,1990,25(6):137921384.[5] Lloyd J ,Lee Hae 2Seung.A CMOS op amp with fully 2differential gain 2enhancement [J ].T ransactions onCi rcuits A nd S ystems ,1994,41(3):2412243.[6] Recoules H ,Bouchakour R ,Loumeau P.A Comparative study of two SC 2CMFB networks used in fullydifferential O TA [C]∥Proceedings of 1998IEEE International Conference on Electronics ,Circuits and Systems.Portugal :IEEE Press ,1998.Design of a High 2Performance and Low 2Pow erTwo 2Stage OP AmpWE NG Di ,FAN Ming 2jun ,YE Fan ,RE N J un 2yan(A S IC &S ystem S tate Key L aboratory ,Fudan Universit y ,S hanghai 201203,China )Abstract :A high 2gain low 2power high 2speed fully differential two 2stage operational amplifier wit h a DC 2gain of 125dB and a gain 2bandwidt h of 300M Hz is analyzed and designed in a 0.18μm SMIC CMOS process.Its output swing reaches 2V and power consumption is only 6.3mW.the high DC 2gain is reached t hrough gain 2enhancement at t he first pared wit h t he traditional gain 2enhancement technology wit h four single 2ended output amplifiers ,two new fully differential amplifiers are utilized here for gain 2enhancement.The DC 2gain ,output swing and power consumption are better than t hat of t he traditional operational amplifier.K eyw ords :operational amplifier ;gain 2enhancement ;two 2stage ;fully 2differential ;high DC 2gain 964 第4期翁 迪等:一种高性能低功耗两级全差分运算放大器设计。
全差分CMOS运算放大器的设计
全差分CMOS运算放大器的设计全差分CMOS运算放大器（Fully Differential CMOS Operational Amplifier）是一种常用于模拟、混合信号和通信电路中的放大器。
全差分运算放大器结合了差分放大器和普通运算放大器的优点，具有更好的共模抑制、抗干扰能力和更高的增益。
1.设计差动放大器：差动放大器是全差分CMOS运算放大器的核心部分，其一般由两个输入差分对和一个负载电阻组成。
在设计差动放大器时，首先需要确定放大器的增益、带宽和功耗等要求。
然后，选择适当的晶体管尺寸和偏置电流来满足这些要求。
2.设计电流镜：电流镜主要用于稳定差动放大器的工作点。
常用的电流镜电路有P型电流镜和N型电流镜。
在设计电流镜时，需要考虑放大器的输入阻抗、输出阻抗和功耗。
3.设计共模反馈电路：共模反馈电路主要用于提高全差分CMOS运算放大器的共模抑制比。
在设计共模反馈电路时，需要确定合适的电压分压比例和电容值，以及选择合适的晶体管尺寸和偏置电流。
4.偏置电流源设计：5.电源设计：6.输入和输出接口设计：7.稳定性分析和优化：在设计全差分CMOS运算放大器时，还需要进行稳定性分析和优化。
常用的稳定性分析技术有迭代法、校正法和频率响应法。
稳定性优化技术有补偿电容法、极点分布法和增益调整法。
8.仿真和验证：最后，设计完成的全差分CMOS运算放大器需要进行仿真和验证。
常用的仿真和验证工具有SPICE软件、电路仿真器和实验测量仪器。
通过仿真和验证，可以评估放大器的性能和电路的可靠性。
最后，需要注意的是，在进行全差分CMOS运算放大器的设计时，应遵循设计规范和标准，如功耗规范、电压规范和噪声规范，以确保设计的可靠性和一致性。
同时，应密切关注工艺制程、温度变化等因素对电路性能的影响，并进行相应的校准和补偿。
一种高速高精度AB类全差分运算放大器的设计
电子与封装 ELECTRONICS & PACKAGING
总 第 192期 2019年4 月
一种高速高精度A B 类全差分运算放大器的设计
张 镇 ，王 雪 原 ，冯 奕
( 中国电子科技集团公司第五十八研究所，江 苏 无 锡 214072)
摘 要 ：通过对传统两级单端运放结构的改进，设 计 了 一 种A B 类输入和输出的全差分运放，在不损 失增益的前提下提高了带宽和压摆率。本 运放基于 JAZZ0.1B !m CMOS工艺进行设计，为了保证设 计 的 鲁 棒 性 ，仿 真 覆 盖 了 全 工 艺 角 ，结 果 表 明 ，在 3.3 V 1 0 % 的 电 源 电 压 、5 p F 的 大 负 载 电 容 、 -40〜125 K 温度条件下，此运放的直流开环增益大于BOdB，单位增益带宽大于170.74 MHn，转换速 率 大 于 150 V/!m ，静 态 电 流 最 大 为 5.8 mA。此运放的版图面积很小，仅 为 0.017mm2，通过寄生参
1 引言
随 着 电 子 产 品 的 进 一 步 普 及 ，智 能 化 已 然 成 为 现 代 文 明 的 发 展 趋 势 ，并 逐 渐 渗 透 到 各 个 社 会 环 节 。而 集 成 电 路 产 业 是 智 能 化 过 程 中 最 重 要 的 硬 件 支 撑 ，其 提供的算法芯片、A I芯片和各种数模芯片成为了
{China Electronics Technology Group Corporation No.5" Research Institute, Wuxi 214072, China)
Abstract: This paper presented a high-speed class-AB fUlly-differential operational amplifier.Modified from traditional two-stage single-ended structure, it becomes a class-AB input and output fully differential operational amplifier.The bandwidth and slew rate were improved without decreasing the gain.The amplifier was designed on JAZZ 0.18 ^m CMOS process,To ensure the robustness,the simulation covered all the process corners.The results showed that the dc open-loop gain was over 80 dB,the UGF was over 170.74 MHz,the slew rate was over 150 V/^m,the quiescent current was less than 5.8 mA on the 3.3 V±10% supply voltage,5 pF load capacitor and the temperature of -40〜125 〇C .The layout area is very small which is only 0.017 mm2.After extracting the parasitic parameters,the post-simulation results showed it was well matched with the schematic level simulation. Keywords: class-AB;fully-differential;all the process corners
最完整的全差分运算放大器设计
最完整的全差分运算放大器设计全差分运算放大器是一种特殊的运算放大器，它采用了差模输入和差模输出的电路结构，能够获得更高的共模抑制比和更好的抗干扰能力。
在本文中，我们将详细介绍全差分运算放大器的设计步骤和关键考虑因素。
首先，我们需要确定设计的目标和规格。
这包括放大器的增益、带宽、输入和输出阻抗等参数。
在设计全差分运算放大器时，通常需要考虑放大器的直流特性和交流特性。
接下来，我们将详细介绍全差分运算放大器的设计步骤。
1.选择工作点：为了实现差模输入和差模输出，我们需要选择适当的工作点。
一个常用的方法是将输入差模信号的平均值调整到放大器的线性工作区域，这可以通过调整偏置电流源和电阻来实现。
2.设计输入级：输入级通常采用差模对称结构，包括差模差分放大电路和公模放大电路。
在设计差模差分放大电路时，需要选择合适的晶体管，并确定电流增益。
公模放大电路的设计要考虑与差模放大电路的匹配。
3.设计输出级：输出级通常采用差模共源结构。
在设计输出级时，需要确定合适的负载电阻和电流源，并考虑稳定性和功率消耗等因素。
4.频率补偿：全差分运算放大器的频率响应通常需要进行补偿。
一种常用的方法是使用频率补偿电容和电阻，以提高放大器的带宽和稳定性。
5.抑制共模信号：全差分运算放大器的一个重要特性是能够抑制共模信号。
为了实现更好的共模抑制比，我们可以采用一些技术，如共模反馈、差模共源结构等。
在设计全差分运算放大器时，需要考虑一些关键因素。
首先是热噪声和干扰的抑制。
由于全差分运算放大器的输入端采用了差模输入，它能够抑制共模干扰和热噪声。
其次是功耗的控制，尽量减小功耗，提高能效。
还要注意防止震荡和保证放大器的稳定性。
综上所述，全差分运算放大器设计需要考虑许多因素，包括放大器的增益、带宽、输入和输出阻抗等参数。
在设计过程中，需要选择合适的工作点、设计合适的输入级和输出级、实施频率补偿，并考虑共模抑制和稳定性等因素。
通过合理的设计和优化，我们可以获得一个高性能的全差分运算放大器。
高增益CMOS全差分运放的研究和设计
ｐｏｓｓｅｓｓｉｏｎ ｏｆ ｔｈｅ ｍａｒｋｅｔ ａｎｄ ｔｈｅｉｒ ｐｅｒｆｏｒｍａｎｃｅ ａｒｅ ｉｎ ｈｉｇｈ ｃｈａｌｌｅｎｇｅ．Ｔｏ ｓｏｌｖｅ ｔｈｉｓ ｐｒｏｂｌｅｍ，ｗｅ ｈａｄ ｔｏ ｔａｋｅ ｃａｒｅ ｉｎ ｓｕｃｈ ａｓｐｅｃｔ ａｓ ｃｉｒｃｕｉｔ ｓｔｒｕｃｔｕｒｅ、ｍａｔｅｒｉａｌ、ｔｅｃｌｍｏｌｏｇｙ．
ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ ｗｉｌｌ ｅｎｈａｎｃｅ ｔｈｅ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｔｈｅ ｓｙｓｔｅｍ．Ｎｏｗ，ｔｈｅ ｒｅｓｅａｒｃｈ
ｆｏｃｕｓ ｏｎ ｔｈｅ ｈｉｇｈ ｓｐｅｅｄ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ ｌｏｗ ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ，ｗｈｉｃｈ ａｒｅ ａｐｐｒｏｐｒｉａｔｅ ｄｏｍａｉｎｓ ｗｅ ｃａｎ ｍａｋｅ ｂｒｅａｋｏｕｔ．
１．３本文的工作以及文章组织
本文就是对工作在３Ｖ的运放放大电路进行研究，并分析各类 运放的性能指标。按照所提出的性能指标选择电路结构，这里我们 采用的是运算放大电路中的套筒式（ｔｅｌｅｓｃｏｐｉｃ）结构。通过对其性 能的分析，并进行器件参数上的优化，设计出一个增益在７８ｄＢ， 功耗只有ｌ ５ｒｏＷ的运算放大器单元，基本能够满足了设计的要求， 最后在ＣＡＤＥＮＣＥ上画出版图。
这里我们具体的介绍一下目前运放的性能中一些重要的指标参 数，主要有开环增益、单位增益带宽、输出摆幅、建立时间、噪声等。 在后面的设计中，我们将进一步说明对每个参数的取舍以及折中的处 理办法。
高精度、宽带宽CMOS全差分运算放大器技术研究
高精度、宽带宽CMOS全差分运算放大器技术研究一、本文概述随着现代电子技术的飞速发展，高精度、宽带宽CMOS全差分运算放大器在诸多领域，如通信、医疗、测量和控制系统等，扮演着越来越重要的角色。
这些应用对于运算放大器的性能要求日益提高，不仅需要高精度的放大能力，还要求具备宽带宽的响应特性。
因此，研究CMOS全差分运算放大器的技术，特别是针对高精度、宽带宽的要求，具有重要的理论价值和实践意义。
本文旨在探讨高精度、宽带宽CMOS全差分运算放大器的设计技术，分析其关键性能指标，研究其电路结构和工作原理，并探讨其在实际应用中的优化策略。
我们将介绍CMOS全差分运算放大器的基本原理和关键技术指标，如增益、带宽、失真度等。
然后，我们将详细分析高精度、宽带宽CMOS全差分运算放大器的电路结构和设计方法，包括差分输入级、增益级、输出级等关键部分的设计考虑。
接着，我们将讨论在实际应用中如何优化这些关键部分，以提高运算放大器的整体性能。
我们将通过实验验证本文提出的设计方法和优化策略的有效性，为高精度、宽带宽CMOS全差分运算放大器的实际应用提供参考。
通过本文的研究，我们期望能够为高精度、宽带宽CMOS全差分运算放大器的设计提供理论支持和实践指导，推动其在相关领域的应用和发展。
二、CMOS全差分运算放大器的基本原理CMOS全差分运算放大器（Fully Differential CMOS Operational Amplifier, FDCOA）是集成电路设计中的一个关键组件，其基本原理基于差分信号处理和CMOS（互补金属氧化物半导体）技术的优势。
这种运算放大器采用差分输入和差分输出，以减小共模噪声和失真，提高信号的信噪比和线性度。
在FDCOA中，两个完全对称的输入级分别接收正、负输入信号，它们的输出通过中间级和输出级进行差分放大。
这种结构能够显著抑制偶次谐波失真和共模噪声，使得电路在宽带宽范围内具有高精度和低失真特性。
全差分运算放大器结构框图解析 常见的全差分运算放大器电路分析
全差分运算放大器结构框图解析常见的全差分运算放大器电路分析全差分（运算放大器）就是一种具有差分输入，差分输出结构的运算（放大器）。
（差分放大器）相对于单端输出的放大器具有如下一些优势。
首先，由于随着CMOS 工艺尺寸不断缩小，从0.5μm 减小至0.35μm，0.18μm，90nm，（芯片）的（供电）电压也不断减小从5V降到3.5V，1.8V，1.2V甚至更低。
在如此低的供电电压的情况下，单端输出的运算放大器很难能理想地工作，为了保证电路能够得到足够大的（信号）摆幅，我们需要采用全差分的运算放大器结构。
其次，全差分运算放大器能够有效抑制电路的共模信号，并且能够减小电路的偶次谐波失真。
但是为了得到这些性能，全差分运算放大器需要一个共模反馈环路来控制输出的共模电平。
理想情况下，这个共模反馈控制环路会使得输出的共模电平稳定在VDD/2。
所以，一个全差分放大器通常由主放大器和共模反馈环路两部分组成，它在现代的（电路设计）中应用非常广泛。
1.全差分运算放大器结构框图共模反馈的基本思想就是由一个共模采样电路取得电路的输出共模信号，然后把共模信号与一个参考信号相比较，将比较后的误差信号放大后再输入主放大器以调节输出共模电压。
对于输入的差分信号来说，共模反馈环路不会对交流信号产生影响，相当于说共模环路对于交流是开路的。
所以，电路的差分增益和相位就由主放大器决定。
但是，对于输入的共模信号，共模反馈环路决定了输出的共模电平，这时，共模环路的增益和相位就会对电路的输出共模电平的精度和稳定性产生影响。
全差分放大器在应用中的一种电路形式，差分输出的信号摆幅vO1-vO2 为单端信号vO1(vO2)摆幅的两倍，所以在输出端可以有较大的输出动态范围，相对于单端输出提高了处理信号的幅度能力。
2. 常见的全差分运算放大器电路(a)是普通的全差分放大器电路，通常作为一个放大器的输入级部分。
图7-3(b)是折叠式全差分运算放大器电路，它的增益会比较大，可以达到60~70dB，但同时会消耗比较大的功耗，因为它有四条支路需要（电流）。
CMOS全差分跨导运算放大器的建模与设计
CMOS全差分跨导运算放大器的建模与设计傅文渊;凌朝东【摘要】Research of high-speed and high-gain transconductance amplifier with the structure of gain-boost, the mathematical modeling and Matlab simulation is presented for gain-boost operational amplifier. Designed operational amplifier is used in 12 bit 100 M SPSADC, and the optimal design on the auxiliary amplifier bandwidth can be obtained. Simulation results show that gain is 106 dB which increses of 55 dB if an auxiliary operational amplifier is added. Besides, if we the auxiliary operational, dominant pole is greatly reduced and non-dominant pole slightly decreases, but the addition of auxiliary amplifier does not affect the speed of the operational amplifier.%研究带增益自举结构的高速、高增益跨导运算放大器,并对增益自举运放建立数学模型和进行Matlab仿真验证.将设计的运算放大器应用于12 bit 100 M SPS模数转换器(ADC)中,可得到辅助运放的带宽的最佳设计.仿真结果表明:添加辅助运放后,可以达到106 dB的增益,增加了55 dB；添加辅助运放后的主极点较之前大大减小,次主极点略有减小,但辅助运放的添加并不会影响运放使用时的速度.【期刊名称】《华侨大学学报（自然科学版）》【年(卷),期】2012(033)001【总页数】4页(P23-26)【关键词】运算放大器;全差分跨导;增益自举;模数转换器;互补金属氧化物半导体【作者】傅文渊;凌朝东【作者单位】华侨大学信息科学与工程学院,福建厦门361021;厦门市专用集成电路系统重点实验室,福建厦门361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市专用集成电路系统重点实验室,福建厦门361008【正文语种】中文【中图分类】TP722.770.2在高速、高精度流水线型模数转换器中，模拟信号经采样保持后得到的信号将经过多级流水线级进行处理.每个流水线级的输入信号经过Flash模数转换器（ADC）得到对应的数字码，而其中无法被分辨的残余信号被本级放大后再输出到下一级进行处理［1］，得到残差信号并将其放大的电路即为残差放大器（MDAC）.残差放大器是以运放为基础搭建的开关电容放大器，其精度和速度直接影响到整个流水线ADC的速度和精度.为满足高精度，要求运算放大器必须具有非常高的开环增益，倾向于选择多级结构和长沟道器件［2］；为了实现高速，要求运算放大器具有大的单位增益带宽，而单级运放结构和短沟道器件是能够满足的［3］.然而，两者不可避免会产生冲突，解决问题的关键是寻找一种满足要求的折衷结构.增益自举技术大大增加了输出阻抗以提高运放增益［4］，但并不增加额外的共源共栅器件，不会影响主运放的输出摆幅、单位增益带宽.基于增益自举结构的运算放大器［5］利用辅助运放来提高增益，且不会影响运放的输出共模范围和速度，适用于高速、高精度模数转换器.本文基于12bit 100MSPS模数转换器，设计全差分跨导运算放大器，并对增益自举运放建立数学模型和Matlab仿真验证.采用增益自举运算放大器结构，其频率响应特性近似为单极点系统，并能实现高增益、大带宽和快速建立时间，如图1所示.该运算放大器由一个套筒式共栅共源主运放和两个辅助运放构成.M1的工作像一个反馈电阻，检测输出电流并把电流转换为电压；然后，将电压经辅助放大器A1通过M2的栅端反馈到输出电流上，以此减小M2漏极电压的变化对Vx的影响，从而使输出电流更加稳定，得到更高的输出阻抗.设辅助运放直流增益为Aadd，根据电流－电压反馈原理，电路的输出阻抗增大了Aadd倍.因此，主运放的套筒式共栅共源结构加上辅助运放后，其运放的直流增益增大为在增益自举技术中，辅助运放A1的添加会影响主运放的性能，因此需要分析两者的关系，使整体运放达到最好的指标.考虑整体运放的开环特性，为简单计，设辅助运放为单极点系统，其传输函数为此时，增益自举运放的增益可以表示为式（3）中：gm1为输入管 M1 管跨导；CL 为负载电容；Rout（s）是频率的函数.Rout（s）的表示式为式（4）中：gm2为 M2 管跨导；rds1与rds2分别为 M1 与 M2 管的输出阻抗.将式（4）代入式（3），可得到把式（2）代入式（5）并化简，可得到总的开环增益为从式（6）可以看到，增益自举运放存在一个左半平面零点，其值等于辅助运放的单位增益带宽（WGB），即ωZ＝Aaddω1＝WGBadd.由式（6）可以推导出其主极点和次主极点分别为式（8）中：第1项为辅助运放的单位增益带宽；第2项为没有添加增益自举技术时主运放的主极点.当次主极点的第1项远大于第2项时，第2个极点p1≈Aaddω1≈ωZ.由此可以看出，辅助运放对整体运放产生了位置很相近的一个零极点对.进一步考虑其闭环特性.在首级残差放大器中，运算放大器处于反馈系数为β的闭环结构中.此时，闭环传输函数可表示为从式（10）中可以看出，零极点对的存在给运放的建立特性带来了影响.为了尽量减小其影响，必须使τ1＞τ2，则要求β·WGBmain＜WGBadd，同时确保Vout 数值有效，则有.由此可得当满足上述要求时，辅助运放的频率特性对整个放大器的频率特性没有太大的影响.增益自举的单位增益带宽主要由主运放的单位增益带宽决定，可表示为针对辅助运算放大器的主极点，编写Matlab程序，得出辅助运放的主极点和整体运放的建立时间、峰值电压和峰值时间的关系图，如图2所示.由图2可知，当辅助运放的主极点增大时，运放的峰值时间将减少，且减少趋势逐步降低；在300～750MHz时，峰值时间变化最小.同时，运放的峰值电压随着辅助运放主极点增大而增加.在320～890MHz之间，运放的建立时间随着辅助运放主极点的增加而减少，但变化幅度较少（低于0.003 7%）.因此，可以得出辅助运放的主极点在320～890MHz之间变化时，对增益自举运算放大器的建立时间影响不大，而在220～230MHz之间，运放建立时间减少1ns，变化幅度较为剧烈（10%）.此时，辅助运放的主极点将对整体运放产生迟滞作用，增大整体运放的建立时间.由此得到设计时在满足式（13）条件的基础上，辅助运算放大器的单位增益带宽不需太大，可以得到功耗和速度的优化.除了考虑辅助运放的频域、时域特性外，还必须考虑到其对整体运放共模输入范围和输出摆幅的影响［6-7］.辅助运算放大器采用折叠型共栅共源运放结构，不会影响整体运放的输出摆幅.由于两个辅助输入共模电平的不同，其输入管分别为PMOS管和NMOS管.图3是输入对管为NMOS管的辅助运放A1.图3中，A2也同为折叠式共栅共源运放，只是输入对管类型不同.运放仿真性能指标：开环增益为102dB；单位增益带宽为1.95GHz；相位裕度为62°；建立时间为4.8ns；负载电容为3.5pF；供电电源为3.3V.在有、无增益自举结构情况下，套筒运放在添加增益自举结构前后的幅频特性和相频特性，如图4所示.图4中：A为振幅增益；φ为相位裕度；f为频率.从图4中可知，仿真结果和理论研究基本相符.在未加增益自举结构时，运放仅能达到51dB的增益；添加辅助运放后，可以达到106dB的增益，满足首级MDAC 对运放增益的要求.在图4中还可以看到，添加辅助运放后的主极点较之前大大减小，次主极点略有减小.这是由于辅助运放的添加增大了该点的寄生电容.但是，由于增益的提高，运放的单位增益带宽及相位裕度在两种情况下基本不变，证明辅助运放的添加并不会影响运放使用时的速度.系统分析了在Pipeline ADC设计中增益自举结构的跨导运算放大器特性，揭示了辅助运算放大器对整体运算放大器带宽影响的数学机理，对模数混合信号电路设计者有较大的参考价值.【相关文献】［1］GALTON S E.A digitally enhanced 1.8－V 15－bit 40－MSample／s CMOS Pipelined ADC［J］.IEEE Journal of Solid－State Circuits，2004，39（12）：2126－2138.［2］QUINN P J，VAN ROERMUND A H M.Design and optimization of multi－bit front－end stage and scaled back－end stages of pipelined ADCs［J］.IEEE ISCAS，2005，40（3）：1964－1967.［3］BULT K，GEELEN G J G M.A fast－settling CMOS op amp for SC circuits with 90－dB DC gain［J］.IEEE Journal of Solid－State Circuits，1990，25（6）：1379－1384.［4］LOTFI R，TAHERZADEH－SANI M，AZIZI M Y，et al.Systematic design for power minimization of pipelined analog－to－digital converters［C］∥International Conference on Computer Aided Design.San Jose：［s.n.］，2003：371－374.［5］CHOKSI O，CARLEY R L.Analysis of switched－capacitor common－mode feedback circuit［J］.IEEE Transactions on Circuit and Systems（Ⅱ）：Analog and Digital Signal Processing，2003，50（12）：：906－917.［6］GRAY P R.Analysis and design of analog integrated circuits［M］.New York：Wiley，2000.［7］凌朝东，黄群峰，张艳红，等.脑电信号提取专用电极芯片的设计［J］.华侨大学学报：自然科学版，2007，28（3）：260－263.。
最完整的全差分运算放大器设计
I DC =
PStatic 15mw = ≈ 3mA Vdd − Vss 5.0V − 0V
（2）
我们将该电流分配到电路的不同的地方去。 例如， 100µA 给偏置电路， 2900µA 给两级放大电路。 这里完全是根据设计人员的经验来确定，有可能电流的分配并不能使整个电路达到全局最优。 4. 等效输入噪声 ≤ 20 nV/ HZ (thermal noise)
Hz
Vb1
M11
M13
M12
Vin+
M1
M2
Vin-
Vo+
Vo-
M3
Vb2
M4
CL
CC RC
RC CC
CL
M5
Vb3
M6
M9
M7Biblioteka VcmfbM8M10
图 1 共源共栅两级运算放大器
1
《通信系统混合信号 VLSI 设计》课程设计报告
2003 年 12 月 31 日
作者: 唐长文, 菅洪彦
运 算 放大 器的的 结构主要 有 三种 : (a) 简单两级运 放， two-stage ； (b) 折叠 共源 共栅， folded-cascode; (c)共源共栅，telescopic。该运算放大器的设计指标要求差分输出摆幅为 ± 4V， 即输出端的所有 NMOS 管的 VDSAT , N 之和小于 0.5V， 输出端的所有 PMOS 管的 VDSAT , P 之和也必须 小于 0.5V。对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我 们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共 栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的 输入级，共源的输出级的结构，如图 1 所示。两级运算放大器设计必须保证运放的稳定性，这 里 Miller 补偿或者 Cascode 补偿技术用来进行零极点补偿。 三、性能指标分析 1. 差分直流增益 Adm>80dB 该运算放大器存在两级： （1） 、 Cascode 级增大直流增益（ M1 － M8 ） ； （ 2） 、共源放大器 (M9-M12) g m1 g m 3 g m 5 , A1 = −Gm1 Ro1 = − g m1 ( g m 3 ro1ro 3 // g m 5 ro 5 ro 7 ) = − 第一级增益 g m 5 g o1 g o 3 + g m 3 g o 5 g o 7 第二级增益
全差分放大器设计
全差分放大器设计简介全差分放大器（Fully Differential Amplifier，以下简称FDA）是一种常用的电路设计，广泛应用于模拟电路和信号处理领域。
其主要功能是将输入信号放大，并保持输出信号的相位和增益的差分性质。
本文将介绍FDA的设计原理、电路结构和性能优化方法。
设计原理FDA的设计原理基于差分放大器（Differential Amplifier）的基本原理，差分放大器由两个输入端和一个输出端组成，其中输入信号通过不同的电阻连接到两个输入端，输出信号通过一个负反馈电路输出。
在差分输入模式下，输出信号与输入信号的差异被放大，而共模信号（两个输入信号的平均值）则被抑制。
全差分放大器在差分放大器的基础上进行了改进和优化，通过添加额外的电路来增加其性能。
电路结构典型的全差分放大器电路由多个电路单元组成，包括差动对输入级、差动放大级和输出级。
其中，差动对输入级用于将输入信号转换为差分信号，差动放大级用于将差分信号放大，并通过负反馈电路输出，输出级则用于驱动负载。
以下是典型的FDA电路结构示意图：FDA电路结构示意图FDA电路结构示意图性能优化为了获得良好的性能和稳定性，FDA的设计需要考虑以下几个方面进行优化：差分增益差分增益是FDA的重要性能参数，决定了输出信号与输入信号的放大倍数。
为了提高差分增益，可以采取以下措施：•选择合适的管子（Transistor）类型和参数，如增益、带宽等。
•优化差动对输入级和差动放大级的电流源和负载电阻。
•控制电路的工作温度，避免温度漂移等问题。
共模抑制比共模抑制比（Common Mode Rejection Ratio，CMRR）是FDA的另一个重要性能参数，用于衡量在共模信号下输出信号与输入信号的差异。
较高的共模抑制比可以减小共模干扰对输出信号的影响。
以下是一些提高共模抑制比的方法：•采用对称布局和抗干扰设计来减小电路对共模信号的敏感性。
•优化电路的共模反馈及偏置电路，减小共模干扰对输出信号的影响。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
对于全差分放大器，一般可以得到更大的swing (由于差分信号)，同时可以实现对共模干扰、噪声以及偶数阶的非线性的抑制；但其需要有两个匹配的反馈网络，以及共模反馈电路
顺便提一下，对于全差分的折叠共源共栅（folded cascode）放大器，需要注意
转换速率（正向与负向）对输入对差分对的尾电流源和cascode电流源的考虑
非主极点的位置–输入对管的drain节点（注意全差分没有镜像极点的问题..），如果考虑PMOS输入的结构，将会折叠到n管的cascode，从而减小此节点阻抗，提高此非主极点的频率；但是P输入结构亦有其问题，如直流增益和cmfb电路的速度（考虑cmfb控制的为cascode的pmos电流源）
关于共模反馈CMFB
从反馈环路来看，共模的稳定问题来源于闭环的共模增益：由于输入差分对的尾电流源的local-feedback，通常共模增益较小，导致运放无法控制其输出共模点；通过CMFB共模反馈电路，可以提高共模反馈环路的增益，以稳定共模信号。
设计CMFB需考虑补偿以减小环路的稳定时间（settling time）和提高稳定性。
从性能上，我们希望共模反馈的单位增益带宽足够大，但由于cmfb的环路相较于差模通路可能有更多高频极点，故此在一定的功耗要求下其UGB一般比较难做的高，有书中提到可以将其设计为差模UGB 的1/3
一般共模反馈的方法是控制放大器的电流源，这里如果是folded-cascode的结构，可以考虑用cmfb控制cascode的电流源而不是输入差分对的电流源—-因其在共模环路中有较少的节点–>更容易补偿等..（另一种考虑是控制尾电流源可能导致共模增益的问题)
另外，对于cmfb控制的尾电流源，常见将尾电流源分为两半，其中之一由cmfb控制，另一半接恒定偏置电流；这种结构的具体分析可见Gray书12.4.2节的内容，简单来说，single-stage的opamp中控制尾电流源的cmfb结构，其UGB主要为gmt/CL, 其中gmt为尾电流源的跨导，这里拆分尾电流源来减半cmc共模控制的部分，这样UGB减小，即缩减带宽来提升共模反馈环路的相位裕度，当然cmfb的增益相应也减小了；另外恒定偏置部分也可帮助共模电压的初始建立，减小cmfb大的扰动。
具体的，共模反馈可以分为连续时间和开关电容两类
连续时间的共模反馈
一般的问题是信号幅度的限制和共模信号干扰，具体的共模反馈的方法：
1.电阻分压resistive-divider （如下左图）
电阻和cm-sense amplifier的输入电容会引入一个极点，可以通过在电阻上并联电容的方法，引入一个左半平面零点，来减小高频极点的影响
另外一个问题，sense resistor 会load输出，减小了开环差动增益，考虑通过voltage buffer 的办法，如source follower，但其也会限制输出的差动摆幅（output swing）
关于控制尾电流源和直接inject电流的方法的比较（Gray 书）
2. 双差分对或DDA–differential difference amplifier （如下右图）
对输出的differential –swing的限制（由于直接取分输出信号到cmfb的差分对，为使其工作于饱和区，运放输出swing受限于cmfb差分对的差模输入范围）
详细的大信号分析–>输出差模对输出共模的影响
3. 深线性区的mos管transistors in triode region （主要可见Razavi书中的分析）
对输出swing的要求
较小的cmfb环路增益和带宽
关于开关电容cmfb
SC-CMFB结构，一般常用在开关电容电路中，对比连续时间的CMFB电路，他支持更大的信号摆幅，同时减小了对输出swing的限制，也没有阻性的负载效应；但需要两相非交叠时钟，同时会因非线性时钟馈通注入噪声。
开关电容cmfb一般结构可见下图，简单来说可以认为电路通过C2取得输出信号共模，并用C1给其以DC点（settle到Vcmref-Vbias的电压）。
一般的开关电容cmfb：C1应在C2大小的1/4到1/10之间（Ken Martin），但是也有其他论文谈到不同的选择方法，如:
Ojas Choksi, L. Richard Carley: Analysis of Switched-Capacitor Common-Mode Feedback Circuit, IEEE Transactions on Circuits and Systems—II: Analog and Digital Signal Processing, V ol. 50, No. 12, DEC 2003中具体关于电容大小和开关非理想性的介绍
对于SC-CMFB 的仿真, 与开关电容电路类似, 主要是pss –> pac 的方法（当然另外也有提到先做瞬态.tran 分析，再利用‘prevoppt’取settle 后op 点做ac 分析的方法）；一般可以参考的是Designer’s Guide 上的‘Simulating switched-capacitor filters with SpectreRF’的这篇论文；如果主要是对差模信号的分析，也可将开关电容的共模反馈电路用连续时间的近似模型代替，如下图。