CMOS运算放大器版图设计毕业论文

CMOS运算放大器版图设计
毕业论文
目录
前言 (5)
第1章绪论 (6)
1.1 课题背景 (6)
1.1.1 研究背景 (6)
1.1.2研究容 (7)
1.2 电路设计流程 (8)
1.3 主要工作以及任务分配 (10)
1.3.1主要工作 (10)
1.3.2 任务分配 (10)
第2章版图基础知识 (11)
2.1 版图的设计简介 (11)
2.1.1 版图的概念 (11)
2.1.2 版图中层的意义 (11)
2.2 CMOS工艺技术 (14)
2.2.1概述 (14)
2.2.2 CMOS工艺的一些主要步骤 (15)
2.2.3 CMOS制造工艺的基本流程 (16)
2.3 设计规则 (18)
2.4 MOS集成运放的版图设计 (22)
第3章 CMOS运算放大器简介 (23)
3.1 概述 (23)
3.2两级CMOS运算放大器的优点 (24)
3.3 两级运算放大器原理简单分析 (24)
第4章 CMOS运算放大器的仿真 (27)
4.1 概述 (27)
4.2 MOS运算放大器技术指标总表 (27)
4.3仿真数据 (29)
4.3.1 DC分析 (29)
4.3.2测量输入共模围 (30)
4.3.3 测量输出电压围 (31)
4.3.4 测量增益与相位裕度 (33)
4.3.5 电源电压抑制比测试 (34)
4.3.6 运放转换速率和建立时间分析 (36)
4.3.7 CMRR的频率响应测量 (38)
第5章算放大器版图设计 (40)
5.1 Cadence使用说明 (40)
5.2 版图设计 (42)
5.3 CMOS运放版图 (43)
第6章总结 (44)
参考文献 (44)
致谢词 (45)
外文资料原文 (45)
外文资料译文 (46)
第1章绪论
1.1 课题背景
1.1.1 研究背景
运算放大器（简称运放）是具有很高放大倍数的电路单元。

在实际地电路中，通常结合反馈网络共同组成某种功能模块。

由于早期应用于模拟计算机中，用以实现数字运算，故得名“运算放大器”。

运算放大器（简称运放）是许多混合信号系统和模拟系统中的一个组成部分。

不同层次的复杂的运算放大器是用来实现多种功能的：高速放大或过滤的直流偏置。

每一代CMOS技术，由于供应减少电压和晶体管沟道长度的运算放大器的设计，继续为运放的设计提出一个复杂的问题。

我们粗略地把运放定义为“高增益的差动放大器”。

所谓“高”，指的是对应用，
10。

由于运放一般用来实现一个反馈系统，其其增益已足够了，通常增益围在10~5
开环增益的大笑根据闭环增益电路的精度要求来选取。

20年前，大多数的运放是各种应用的一个通用模块。

这些努力试图创造一个“理想”的运算放大器，例如，高电压增益，高输入阻抗和低输出阻抗。

然而，却要牺牲成本费用的其他性能如输出幅度，速度和功耗。

与次相反，今天的运放设计，放大器的设计从开始就认识到妥协之间的各种参数，这样一个妥协，最终将需要更多地考虑整体的设计，因此，我们需要知道满足每个人从适当的值的参数。

例如，如果高速度的要求，增益误差要求不高的选择电路结构应有利于前者，后者可以牺牲。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Cadence对设计初稿加以模拟，然后对不符合设计目标的参数加以修改并进行模拟，重复这一过程，最终得到优化设计方案，其关键在于寻找目标与决定因素之间的关系。

1.1.2研究容
模拟集成电路设计过程可以分为俩大部分设计的前端和后端。

前段设计包括设计电路、输入原理图和仿真电路；后端设计（也可以叫物理设计）包括版绘制版图及其验证。

前段设计包括设计电路结构和输入原理图。

根据要求参数设计所需电路后，把原理图输入到设计环境中并对其进行电路仿真，也就是对元件尺寸的设计、电路的结构、布局前电路及负载估计进行模拟。

在此过程中要求芯片的生产厂家提供出可以模拟库文件以便用于仿真。

分析电路主要还包括瞬态分析、直流分析、交流分析、温度分析、模拟参数分析、噪声分析等。

如果仿真结果完全符合了设计的要求以后就可以将电路提供给后端从而进行版图方面的设计。

后端中在绘制完成版图后最初要通过版图的一些验证，版图的验证包括版图与电路原理图的对比验证（LVS; Layout Versus Schematic）、电气规则的检查（ERC; Electrical Rule Check）、设计规则的验证（DRC; Design Rule Check）。

DRC验证是对电路的一些布局进行几何空间的验证从而保证厂家在工艺技术方面可以实现线路的连接；ERC验证用来检查电气连接中的一些错误，像电源和地是否短路、器件是否悬空等等所制定的一些电特性。

在设计的规则检查中包括了ERC检查的规则，一般来说只需要LVS和后仿真能够通过，ERC都不会有问题，所以ERC验证不经常出现，而厂家也就不会提供出ERC的规则文件。

LVS验证是把电路图与版图作一个拓扑关系的对比，从而检查出在布局前后元件值、衬底的类型是否相符，电路连接的方式是否保持一致。

版图中的一些寄生元件将对集成电路的某些性能产生严重的影响。

因此必须要对从版图中提取出来的网表（其中包含着寄生元件）进行仿真，此过程称为后仿真。

最后的模拟验证是将包含有寄生效应的整个电路加进输入信号。

通过了电气规则的检查，设计规则的检查，电路抽取的验证和后仿真，就可以提交各芯片厂家试流片了。

在严格按照设计程序进行电路仿真并通过版图验证和后仿真之后，投片是否成功，关键是看芯片制造厂了。

本论文主要分析CMOS集成运算放大各个部分的主要原理；完成对CMOS运放的
设计，用Spectre进行仿真模拟，从模拟的结果中推导出各个参量和其决定因素之间的关系，从而确定出符合设计指标所的版图几何尺寸以及工艺参数，建立出从性能指标到版图设计的优化路径。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。

最后根据参数尺寸等进行版图设计以及验证。

本设计采用全制定模拟集成电路设计方法，严格根据模拟集成电路的正向设计流程，采用上华0.6umCMOS双多晶双铝CMOS混合工艺设计规则，全部设计过程在Cadence的设计平台上完成。

1.2 电路设计流程
一般完整的CMOS电路设计包括多个步骤，将它简要分为4步，如图1.1所示。

下面对每一步的工作进行简单的说明。

首先是确定设计目标。

根据目标的需求，以及需要使用的电路工艺，决定具体的电路要求。

这些要求包括：增益、电源电压、功耗、带宽、电路面积、噪声、失真、输入输出动态围等。

在这里设计者要对目标有清晰透彻的理解，并可通过一些方法如建模等对目标的可实现性进行验证，从而使后续工作能够顺利的进行。

其次是构造电路并进行仿真。

通常也可以称此阶段为电路设计。

但是，这里的“设计”只是整个电路设计流程中的一步。

这里要对电路的各个主要性能进行仿真，对不符合要求的参数进行修改，并重新仿真。

重复这一过程。

使其最终能达到所需要的性能指标。

再次是版图的绘制。

所谓电路原理图是指器件符号与连线的抽象关系的表示，并不是实际中的电路连接，因此我们必须将电路原理图转化为具有实际物理意义的版图，从而确定出电路各器件以及连线的真实形状。

电路原理图中的器件符号被版图中的器件所代替，而原理图中的连线也用版图中的导线来表示，最终电路的形状
就被版图的形状所代替了。

因此也可以这么说，所见的版图就是需要的电路，最终将版图提交给生产厂家。

版图完成之后，把数据交给晶片制造厂进行生产，一般需要经过6至8周的时间，厂家会制造好电路，将芯片返回给设计者。

最后是对完成的芯片进行一些测试。

在管壳或测试PCB板上封装上芯片，使用测试仪器，通过设计外围电路进行测试，得到所设计电路的测试结果进行对比。

图1.1 模拟集成电路设计流程
在经过“确定目标——电路仿真——版图制作——流片测试”这4个步骤后，才能算完成了全部的电路设计流程。

将最后的测试结果和最初的电路指标进行比较，总结电路设计的结果。

从而为下一次的电路设计做准备。

1.3 主要工作以及任务分配
1.3.1主要工作
（1）收集CMOS运算放大器和模拟集成电路版图设计的相关资料。

（2）分析CMOS运算放大器电路的构成和基本原理并对其相关电路进行筛选。

（3）学习有关参考书籍，掌握有关设计、计算方法。

（4）方案论证与比较。

（5）电路的单元设计
（6）对电路进行仿真和参数分析
（7）版图设计与优化。

（8）DRC验证及修改仿真。

（9）设计总结。

1.3.2 任务分配
（1）第3周：资料收集及整理。

（2）第4周：设计基本原理图，并提交毕业设计开题报告。

（3）第5周~第8周：对设计的电路进行版图设计。

（4）第9周~第14周：根据从版图中提取的参数，进行软件仿真。

将仿真结果与设计参数进行比较，如不满足设计指标要求，则修改版图，再提取参数、仿真对比，知道满足需要为止。

（5）第15周~第16周：撰写设计报告，提交符合规的设计报告。

（6）第17周：答辩。

1.4 小结
本小节主要介绍了CMOS运放的研究背景以及研究容，还介绍了模拟集成电路设计的基本流程。

使我们对设计模拟集成电路有了初步的了解。

最后指出了本次设计主要工作以及主要容。

第2章版图基础知识
2.1 版图的设计简介
2.1.1 版图的概念
版图：就是按照规则画好器件，合理的摆放器件，再用金属线适当的连接。

不同的颜色图案表示不同的层次，工艺厂商按照图纸制造掩膜版，掩膜版的层数设计工艺步数和成本。

不同的颜色图案层叠起来，从平面图上反应着立体的存在。

2.1.2 版图中层的意义
为了更好的理解版图的概念，这里介绍MOS管。

如图2.1的PMOS管，左侧是电路原理图中的符号，右边是物理结构图。

在PMOS管结构图中，包含了P衬底、N 阱、P+有源区、栅极下氧化层、多晶硅栅以及引出的G、D、S、B各级的接触孔。

实际上，它们是一层一层从下到上叠在一起的。

因此，一个MOS管包含了多层结构。

图2.1 PMOS符号和物理构造
制作MOS管的过程也是按照顺序从下到上依次进行的。

换句话说，起初只有一层硅片；然后把N阱制作在P衬底上，这就形成了第二层；把有源区注入N阱中，这就形成了第三层；而作为栅极下的氧化层，要在有源区上产生一层氧化物，这就形成了第四层；在氧化层上增加多晶硅栅，这就形成了第五层；最后把接触孔打在MOS管各级上，通过金属，使MOS管能和其他电路器件相连接，这就形成了第六层。

而在MOS管的每一层的制作中又包含若干个步骤。

实际上，除了这里提到的这六层外，为了保证制作的可靠性还会适当加入其他物质层。

一个电路的制作需要使用多项工艺，执行许多个步骤。

这里我们只要知道集成电路是分层制造，器件具有多层的结构。

由于集成电路是按层制作出来的，而版图是表示电路实际构造的，也就需要不同的层来表示器件、电路的结构以及连接。

这些层是和实际电路的物理层相对应。

表2-1列出了版图中常见层的名称以及它的含义。

不同的工艺使用的层数不同，但都会包含制作NMOS管和PMOS管需要的各层，以及连接用的金属层。

表2-1 版图中层的定义
2.2 CMOS工艺技术
2.2.1概述
因为对电路性能的许多限制均与制造问题有关，所以在IC电路和版图的设计中，对器件工艺的整体了解证明是必要的。

而且，今天的半导体技术要求工艺工程师和电路设计之间经常地交流以熟悉相互的需要，因而必须对工艺的每一个规则有充分的了解。

设计集成电路最常采用的两种工艺是双极工艺和MOS工艺。

这两大“家族”又分别形成各种各样的小家族，图2.2列出了一些广泛采用的硅集成电路工艺，以前，大多数数字电路和模拟电路的设计都采用双极工艺，但近年来，MOS工艺的应用有
了很大的发展。

用户对高密度数字电路（如存储器和微处理器）的需求是 MOS工艺在数字电路中的应用户不断发展的巨大推动力。

模拟电路设计师们认识到MOS电路的这一特点后，开始将模拟电路和数字电路设计在同意块集成电路上，这方面已经取得了巨大的成功。

图2.2 硅工艺分类
2.2.2 CMOS工艺的一些主要步骤
2.2.2.1.晶片工艺
CMOS工艺在一开始所用到的晶片都必须是具有高质量的。

换句话说说，晶片必须生长成为只包含非常少的“缺陷”的单晶硅体。

另外此外，晶片需要包含合适的杂质类型以及掺杂的浓度从而满足对电阻率的要求。

这类单晶硅生长可以使用“切克劳斯基法”（Czochralski method）来实现：在熔融硅中侵入一块单晶硅的籽晶，接着一边旋转籽晶一边从熔融硅中逐渐地将籽
晶拉出来。

由此，一个能够切成薄晶片的大单晶“棒”就完成了。

随着新一代工艺的诞生，晶片的直径在随之增大，现今已超过了20cm。

注意要在熔融硅中掺入杂志来获得所需要的电阻率。

然后，晶片被抛光和化学腐蚀，以去除在切片过程中造成的表面损伤。

在大多数CMOS工艺中，晶片的电阻率为0.05到0.1Ω.cm，厚度约为500到1000um。

2.2.2.2.光刻
光刻是把电路版图信息转移到晶片上的第一步。

是把某一层从版图上转移到硅片上。

通过被精确控制的电子束将该图形“写”在透明玻璃“掩膜版”上。

此外，在晶片上涂一层薄层光照后刻蚀特性会发生变化的“光刻胶”。

接下来，将掩膜版置于晶片上方，利用紫外线将图形投影到晶片上。

曝光区域的光刻胶“变硬”，不透明区域的光刻胶保持“松软”。

然后，将晶片放到腐蚀剂中去除“松软”的光刻胶，从而暴露出其下方的硅表面。

这一系列操作的过程就称为完成了一次光刻的流程。

2.2.2.3氧化
硅的一个独有的特性是，可以在其表面生成非常均匀的氧化层面几乎不在晶格中产生应力，从而允许栅氧化层的制造薄到几十埃。

除了作为栅的绝缘材外，二氧化硅在很多制造工序中可以作为保护层。

在器件之间的区域，也可以生成一层称为“场氧”的厚SiO2层，使后面的工序可以在其上制作互联线。

2.2.2.4 离子注入
在制造过程的许多工序中，都必须对晶片进行选择性掺杂。

最常用的掺杂方法是“离子注入法”。

它是通过将杂质原子加速变为高能离子束，再用其轰击晶片表面而使杂质注入无掩膜区域而实现的。

2.2.2.5 沉积与刻蚀
器件的制造需要各种材料的沉积。

这些材料包括多晶硅、隔离互连层的绝缘材
料以及作为互连的金属层。

在厚绝缘层上生长多晶硅的一个常用方法是“化学气相沉积”（CVD）。

这种方法是将晶片放到一个充满某种气体的扩散炉中，通过气体的化学反应生成所需的材料。

2.2.3 CMOS制造工艺的基本流程
以P阱硅栅CMOS制造工艺的基本流程为例
如图2.3
图2.3 P阱硅栅CMOS制造工艺的基本流程
（1）定义P阱
a. 在N型硅衬底表面生长SiO2层；
b. #1掩膜版：确定P阱区；
c. P阱：硼离子注入；
d. 阱区推进约4~6um阱深。

（2）确定有源区
a. #2掩膜版，确定有源工作区；
b. 有源区表面热生长薄氧化层约500 （3）确定多晶硅栅
a. #3掩膜版，确定多晶硅区；
b. 淀积多晶硅。

（4）PMOS管源漏区形成
#4掩膜版（正版），确定PMOS FET的源漏区；
b. 硼离子注入或硼杂质扩散形成PMOS管的源区和漏区。

（5）NMOS管源漏区形成
#5掩膜版，即#4掩膜版（负版）确定NMOS管的源漏区；
b. 砷或磷离子注入或杂志扩散，形成NMOS管的源区和漏区。

（6）引线孔
a. 淀积场SiO2层；
b. #6掩膜版确定引线孔区。

c. 蒸发铝金属层。

（7）铝引线形成
#7掩膜版确定铝引线图形。

2.3 设计规则
画版图就是根据电路原理图，将版图中的各层的几何图形组成对应器件，并按照一定的关系将它们连接起来。

如图2.5（a）所示，这是一个PMOS管版图，它包含N阱、栅、P+有源区、P+衬底偏置和接触孔5层，由大小不等的长方形和正方形组合而成。

各层图形之间满足一定的尺寸和相对位置的约束。

图2.5 PMOS管的版图
为了确保制造出芯片的合格就是这些约束的目的。

在集成电路制作过程中，需要准确定位每一层的位置、形状，然后通过各种工艺将这一层产生出来。

而生产过程中的物理化学反应和机器的精度限制了器件中各层的最小尺寸，以及层与层之间的位置关系。

所有的这些约束条件合在一起就是画版图时需要遵守的设计规则。

如图2.5（b）所示的其他几个图给出了错误的PMOS管版图。

图2.5（b）的P Active 画出了N阱，图2.5（c）的N Sub和P Active距离太近，图2.5（d）的P Active 和Poly太近，图2.5（e）的Poly和接触孔太近，图2.5（f）的P Active太窄，P Active和接触孔的距离太近。

这些都违反了设计规则，在电路制作中将产生问题。

下面给出了和MOS管相关的Active层、Poly层、Sub层和Contact层主要的设计规则。

表2-2是Active（有源区）和Sub（衬底偏置）的设计规则，对应图2.6。

表2-3是Poly的设计规则，对应图2.7
表2-2 Active层和Sub层版图规则
规则标号规则描述单位R1 Active区最小宽度um
R2 Sub区最小宽度um
R3 同类型（N型或P型）Active区/Sub之间的最小间距um
R4 不同类型（N型货P型）Active区/Sub之间的最小间距um
图2.6 Active层和Sub层的设计规则
表2-3 Poly版图规则
规则标号规则描述单位G1 栅极多晶硅（Gate Poly）最小宽度um G2 非栅极多晶硅（Non-Gate Poly）最小宽度um G3 Gate Poly之间的最小间距um G4 Non-Gate Poly之间的最小间距um G5 Gate Poly伸出Active区的最小延伸长度um G6 Active伸出Gate Poly区的最小延伸长度um G7 Non-Gate Poly和Active之间的最小间隔um
图2.7 Poly层的设计规则表2-4Contact版图设计
间隔
um
C7 Active区/Sub区上的Contact和带有Contact的Poly之间
的最小间隔
C8 Poly上的Contact和Active/Sub区的最小间隔um
图2.8 Contact层的设计规则
2.4 MOS集成运放的版图设计
MOS运放的版图设计过程；先进行电路分析，计算出各端点的电压及各管的
电流，从而求出各管的W/L，进而设计各管图形，进行布局、布线，完成版图设计。

版图设计的一般要求如下：
布局要合理。

布局是否合理将对许多指标产生重要影响，考虑布局合理性的标准是：各引出端的分布是否与有关电路兼容（既要通用）；有特要求的单元（如输入对管等）是否作了合理的安排；布局是否紧凑；温度分布是否合适。

单元配置适当。

即逻辑门乃至管子的安放位置和方向要合适，它不仅包括单元具体形状的确定，也包括单元方位的选择。

例如，对于一定尺寸的管子或反相器，究竟画成什么形状，按什么方向安放，可有多种方式，不同做法将对于电路性能、芯片面积紧凑程度、连线长度等产生很大影响。

由于CAD已广泛用于集成电路的版图设计，所以在设计中应尽量使用重复单元，以便于计算辅助设计和差错。

布线要合理。

这点在MOS运放版图设计中较为重要，这不仅是因为电路中布线所占的面积往往是其元件总面积的好几倍，而且由于小尺寸MOSFET构成的电路线延迟是最小的，此时布线的RC时间常数将是电路工作速度的主要限制因素。

对于硅栅MOS集成电路，由于已经有了两层（有时也叫一层半）布线，通常不再把避免或减小布线交叉作为重要的布线指标。

在硅栅MOS集成电路中，主要的布线是铝线和多晶硅线，通常是以一种作为水平方向布线，而另外一种作为垂直方向的布线。

这样做，不仅可以是版面规整，而且可以减小两层间的寄生电容。

要根据流过电流的大小及性能要求，选择连线种类。

要尽量减小布线长度，特别是减小细连线的长度。

对于电源线和地线，必须保证足够的宽度，且应是网状或枝状布满整个芯片。

对于那些要防止互相引起串扰的布线，一定要远离，不可靠拢并行。

由于整个硅片表面起伏不平，因此在铝布线时，尽量避免铝线的爬坡梯度过大，由最低处到最高处要分几个台阶过渡。

为便于检查工艺质量，版图上要安排大量的测试图形，此外，在MOS运放的设计中，对电路中对称部分，如输入差分放大器，在版图上尽量对称（包括尺寸、位置、方向等），以减小输入失调。

为了减小S,D,G区面积，沟道宽度W大的MOS管，多采用U形栅布局。

为保证电阻比和电容比的精度，不同数值的电阻和电容，通过重复采用单位电阻和电容图形来实现。

2.5 小结
由于想采用CMOS技术来设计模拟集成电路，所以这一章介绍了CMOS工艺过程，为了了解这一工艺的基本要素，我们描述了半导体的制造步骤，包括扩散、离子注入、淀积等。

在进行上述加工步骤过程中我们通过光刻的方法，使得每一步骤只在硅片的某一限定区域进行。

最后对CMOS的版图设计做了初步的介绍。

第3章 CMOS运算放大器简介
3.1 概述
图3.1的框图给出了运放的主要部件。

CMOS运放同双极型运放的结构很相似。

差分跨导级构成了运放的输入级，有时还起从双端差分输入到单端输出的变换作用。

通常，整个电路的增益，一大部分是由输入差分级提供的，它还可以改善噪声性能和每降低输入失调。

第二级一般采用反相器。

当差分输入级没有完成差分-单端变换时，就由第二级反相器来完成。

如果该运放需要驱动低阻负载，则在第二级后面再接一个缓冲级，以降低输出阻抗并增大输出信号摆幅，偏置电路是给晶体管建立适当的静态工作点。

要用补偿来稳定闭环特性
图3.1 运算放大器框图
理论上说，运放的差模电压增益为无限大，输入阻抗也是无限大，输出阻抗为零。

但实际的运放性能只能接近这些值。

在大多数采用无缓冲CMOS运放的实例中，开环增益达5000Å多就足够大了。

3.2两级CMOS运算放大器优点：
单级运算放大器输出对管产生的小信号电流直接流过输出阻抗，因此单级电路增益被抑制在输出对管的跨导与输出阻抗的乘积。

在单级放大器中，增益是与输出摆幅是相矛盾的。

要想得到大的增益我们可以采用共源共栅结构来极大地提高输出阻抗的值，但是共源共栅结构中堆叠的MOS管不可避免地减少了输出电压的围。

因为多一层管子就要至少多增加一个管子的过驱动电压。

这样在共源共栅结构的增益与输出电压围相矛盾。

为了缓解这种矛盾引进了两级运放，在两级运放中将这两点各在不同级实现。

如本文讨论的两级运放，大的增益靠第一级与第二级相级联而组成，而大的输出电压围靠第二级这个共源放大器来获得。

3.3 两级运算放大器原理简单分析
图3.2 两级CMOS 运算放大器的电路图
图3.2中有多个电流镜结构，M5, M8组成电流镜，流过M1的电流与流过M2电流54,32,12d d d I I I ==，同时M3，M4组成电流镜结构，如果M3和M4管对称，那么相同的结构使得在x ，y 两点的电压在Vin 的共模输入围不随着Vin 的变化而变化，为第二极放大器提供了恒定的电压和电流。

本次在画版图时，把整个电路分成5个部分，其中差动放大器这部分又分成两个小不封，如图3.2.1所示
图3.2.1 差动放大器
这是一个差动放大器，其作用是差分输入、电位移动、双端到单端转换及提供增益。

使用差动信号优点是：能有效抑制共模噪声，输出电压摆幅是单端输出的两。