毕业设计论文：PLL锁相环电路

摘要
随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。

本次毕业设计的主要任务是，采用0.18μm CMOS工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL锁相环电路，设计重点为PLL锁相环电路的版图设计，设计工具为Laker。

本论文介绍了PLL锁相环电路的基本原理以及其完整的版图设计结果。

本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。

关键词：PLL锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.18μm CMOS工艺
Abstract
With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.
The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the design tools is the Laker.
This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.
Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process
目录
摘要 (1)
Abstract (2)
第1章绪论 (4)
1.1 锁相技术的发展 (4)
1.2 锁相环路的主要特性 (4)
1.3 PLL锁相环的应用领域 (5)
第2章基于CMOS锁相环的电路设计 (7)
2.1 锁相环的基本组成 (7)
2.2 锁相环工作原理 (7)
2.3 鉴相器 (8)
2.3.1 鉴频鉴相器（PFD） (9)
2.3.2 鉴频鉴相器设计 (10)
2.4 环路滤波器 (10)
2.5 压控振荡器 (11)
第3章关于COMS锁相环的版图设计 (12)
3.1 电路设计 (12)
3.2 版图设计 (12)
3.2.1 版图设计规则检查 (13)
3.2.2 注意事项 (13)
3.3 锁相环的版图设计 (15)
第4章结束语 (17)
参考文献 (18)
致谢 (19)
第1章绪论
1.1锁相技术的发展
锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。

锁相同步检波器要求锁相环路以输入的标准调幅波中，能输出准确的跟踪载波分量的等幅波而它们相位保持很小常数或零。

40年代，电视技术得到迅速发展，电视接收机从行扫描振荡器输出中取出部分作反馈信号，和从同步分离器来的同步信号经鉴相器进行相位比较，得到相位误差信号经积分器得到控制信号，控制行扫描振荡器，实现同步扫描。

50~60年代，随着空间技术的发展，前半期，由于锁相技术中的个别部件的制作费用仍然十分昂贵，所以在使用范围上仍然受到较大限制。

由维特毕研究了无噪声锁相环路非线性理论问题，并发表了相干通信原理。

后期开始相继研发出集成锁相环部件和单片集成锁相环路。

70年代，由于半导体技术和集成电路技术的飞速发展，使锁相技术越来越广泛的应用于电子技术领域。

现今，锁相环路理论与研究日趋完善，应用范围遍及整个电子技术领域，随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进，现在品种齐全繁多，提高系统的工作稳定性、可靠性和小型化，目前仍朝着集成化、数字化、多用化的方向迅速发展。

1.2 锁相环路的主要特性
锁相环路具有一些相当优良的功能，且成本低、使用方便，因而它已成为电子技术领域中一种相当有用的技术手段，获得了越来越广泛的应用，并且随着PLL锁相技术的不断发展，其性能也在不断地提高，归结起来，锁相环路引人注目的优良特性有如下四个：
(1) 锁定特性
环路对输入的固定频率锁定后，两信号的频差为零，只有一个很小的稳态剩余相差。

这是一般自动频率微调做不到的，正是由于锁相环路具有可以实现理想的频率锁定这一特性，使它在自动频率控制与频率合成技术等方面获得广泛的应用。

(2) 载波跟踪特性
无论输入锁相环路的信号是已调制或未调制的，只要信号中包含有载波频率成分，就可将环路设计成一个窄带跟踪滤波器，跟踪输入信号载波成分的频率与相位变化，环路输出信号就是需要提取（或复制）的载波信号。

这就是环路的载波跟踪特性。

(3) 调制跟踪特性
只要让环路有适当宽度的低频通带，压控振荡器输出信号的频率与相位就能跟踪输入调频或调相信号的变化，即得到输入角度调制信号的复制品，这就是调制跟踪特性。

利用环路的调制跟踪特性，可以制成角调制信号的调制器与解调器。

(4) 低门限特性
锁相环路不像一般非线性器件那样，门限取决于输入信噪比，而是由环路信噪比决定的。

一般环路的通频带总比环路输入端的前置通频带窄得多，因而环路信噪比明显高于输入信噪比，环路能在低输入信噪比条件下工作，即具有低门限的优良特性。

这样，只要将环路设计成窄带，就可把淹没在噪声中的微弱信号提取出来。

这样的环路用于解调调频、调相信号时，可取得门限的扩展的效果；用于解调数字调制信号时，可使误码率降低。

1.3 PLL锁相环的应用领域
由于锁相环路有上述种种优良的特性，再加上集成锁相环的出现，使锁相环路在电子技术等各个领域获得了广泛的应用，下面对锁相环在不同领域中的应用情况作一简单的概述。

(1) 在通信中的应用
主要用于短波，超短波发、收信机中的主振与本振源，有线通信中的载波供给，微波卫星通信中的微波固态源与微波功率放大器，数字通信中的载波同步、码元同步和网同步，以及上述各种通信中的调制与解调，自动频率微调等。

(2) 在导航设备中的应用
主要用于飞机、轮船和舰艇的导航定位监视系统中。

(3) 在空间技术中的应用
主要用于卫星、导弹、火箭和飞船的测速定轨、测距与遥控数据获取。

(4) 在电视及高保真设备中的应用
主要用于电视机同步、门限扩展解调、色差副载波提取与色差信号的同步检波，全国电视台的锁相连播同步毕业设计，高保真设备中的立体声多路解码（MPX）、频率合成式调谐器、四声道解调器（CD-4）及走带电机速度控制。

(5) 在计算机中的应用
主要用于各种钟频信号的供给、磁盘转速同步与控制等。

(6) 在测量仪表中的应用
主要用于频率合成器、自锁信号发生器、相位振幅仪（矢量电压表、微波网络分析仪）、相位噪声测试仪、频谱分析仪、锁相计数器、阻抗测试仪、电平振荡器、频偏仪、微波固态源、微波功率放大器以及微波相位调整器等仪表中。

第2章基于CMOS锁相环的电路设计
2.1 锁相环的基本组成
锁相环路是一种反馈控制电路，简称锁相环（PLL）。

锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图2.1所示。

图2.1 锁相环组成的原理框图
2.2 锁相环工作原理
锁相环其作用是使得电路上的时钟和某一外部时钟的相位同步。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板共享同一个采样时钟。

因此，所有各自的本地时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

当压控振荡器的频率由于某种原因而发生变化时，必然引起相位的变化，该
相位变化在鉴相器中与参考晶体的稳定相位相比较，使鉴相器输出一个与相位误差信号成比例的误差电压Ud，经过低通滤波器，取出其中缓慢变动数值，将压控振荡器的输出频率拉回到稳定的值上来，从而实现了相位负反馈控制。

锁相环的工作原理：
a.压控振荡器的输出经过采集并分频；
b.和基准信号同时输入鉴相器；
c.鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；
d.控制VCO，使它的频率改变；
e.这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。

锁相环可以用来实现输出和输入两个信号之间的相位同步。

当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。

这时，压控振荡器VCO按其固有频率fv进行自由振荡。

当有频率为fR的参考信号输入时，Ur和Uv同时加到鉴相器进行鉴相。

如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur和Uv的相位差成正比的误差电压Ud，再经过环路滤波器滤去Ud中的高频成分，输出一个控制电压Uc，Uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。

环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。

这时我们就称环路已被锁定。

环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。

锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。

2.3 鉴相器
组成锁相环的第一个电路模块就是鉴相器。

不同的鉴相器在不同的电路中的作用不同,例如XOR鉴相器和鉴频鉴相器就有着明显的差别。

因此鉴相器的选择是锁相环电路设计的第一步。

2.3.1鉴频鉴相器（PFD）
首先我们选择的是鉴频鉴相器，图2.2给出了鉴频鉴相器的电路图。

鉴频鉴相器(PFD)的输出既和输入信号的相位有关，也和输入信号的频率有关。

这种类型的鉴相器同时也被称作时序鉴相器。

它比较数据信号和dclock的上升沿。

如果没有数据信号上升沿，dclock也不会出现上升沿。

如果数据信号的上升沿超前于dclock的上升沿，鉴相器的Up输出变为高电平，而Down输出保持为低电平。

这使得dclock的频率增大，结果是dclock和数据信号的上升沿变得更近。

如果dclock信号的上升沿超前于数据信号的上升沿，Up输出保持为低电平，而Down 的输出在dclock和数据信号相位相差的那段时间内变为高电平。

Up
dclock
Down
图2.2 鉴频鉴相器电路图
鉴频鉴相器的几个特性：
(1) 做相位比较时，dclock和数据信号的上升沿必须都要出现。

(2) dclock的脉冲宽度和数据信号的脉冲宽度不相关。

(3) 鉴频鉴相器不会锁定在输入数据的谐波上。

(4) 在环路锁定时，鉴频鉴相器的输出(Up和Down)都是逻辑低电平，消除了环路滤波器输出信号的波纹。

鉴频鉴相器的两个输出信号(Up和Down)需要合并成一个输出信号来驱动环路滤波器。

可以通过外接三态输出电路来实现，如图2.3所示。

当两个输出信号Up和Down都为低电平时，M1管和M2管都截止，输出为高阻态。

如果Up信号变为高电平，M2管导通，将输出上拉至VDD；而当Down信号为高电平时，输出会通过M1管被下拉至低电平。

Up
Down
V PDtri
图2.3 鉴频鉴相器的三态输出
2.3.2鉴频鉴相器设计
本次设计的输入参考频率为250MHz，分频器的分频比为2，因此，环路稳定以后压控振荡器振荡在125MHz，所以设计时采用鉴频鉴相器进行鉴相。

下图2.4所示的PFD采用CMOS反相器和与非门来实现。

Up
图2.4 采用CMOS电路实现PFD
2.4 环路滤波器
环路滤波器的作用非常大，选择好环路滤波器的参数可以避免DCRC振荡，也就是说，避免Vin VCO电压振荡，因为Vin VCO电压振荡会使VCO得输出频率发生偏移。

如果环路滤波器的参数选择不当，DCRC环路的锁定时间可能会太长。

图2.5所示为一环路滤波器：
V PDout R 1R 2
C
V inVCO
图2.5 环路滤波器
当输入的数据信号和dclock 信号相位差缓慢变化时，环路滤波器起着类似积分器的作用，对鉴相器的输出取均值。

然而当相位差快速变化时，环路滤波器就是一个电阻分压器，没有任何积分的作用，这使得环路滤波器能够跟踪两个上升沿之间时间差的快速变化。

2.5 压控振荡器
图2.6所示为VCO 的电路图。

它的工作原理是：M2管和M3管用作反相器，M1管和M4管用作电流源。

M1管和M4管构成的电流源控制着流过M2管和M3管的电流。

M5管和M6管的漏端电流相等，大小由输入控制电压设定。

流过M5管和M6管的电流在每一级的反相器/电流源中被镜像。

V
图2.6 压控振荡器
VCO 的输入电阻无穷大，而且与环路滤波器中的电容相比，VCO 的输入电容很小。

在设计VCO 时，要得到无穷大的输入电阻比较容易，VCO 的输入电容可以加到滤波器的电容C 上。

第3章关于COMS锁相环的版图设计
3.1 电路设计
此次毕业设计的电路设计采用UMC联华电子0.18μm CMOS工艺来设计电路的版图。

使用的IC设计工具为Cadence Virtuoso，IC版图设计工具为Laker。

图3.1为PLL电路图
图3.1 PLL电路图
3.2 版图设计
版图设计的主要任务就是确定芯片制造的各层掩模的位置和几何尺寸。

不同的芯片制造厂家、不同的制造工艺对各层掩模有不同的要求，器件的物理参数也不尽相同。

因此，版图设计必须受到芯片制造厂家提出的设计规则的制约。

本次设计的工艺采用的是联华电子(UMC)股份有限公司0.18μm 2P3M CMOS工艺。

该工艺的基本设计规则包括金属布线层数、多晶硅布线层数、各层最小宽度、相同层次的最小间距等等。

随着CMOS工艺特征尺寸的不断减小，电路工作的速度不断提高的同时，不同模块之间的相互干扰，连线的寄生效应也更加地复杂。

电路设计的成功与否，很大程度上取决于版图设计的优劣。

3.2.1版图设计规则检查
DRC规则检查：
设计规则验证步骤会检查版图数据中的所有多边形和分层是否遵守制造工艺规则。

这些设计规则定义可制造的尺寸限制。

最小宽度和间距规则就属于这一范畴。

满足制造要求就是必须检查和校正的最基本的规则集合。

因为设计规则检查（DRC）是版图实现后所进行的第一级验证，所以通常也会对应相应的方法、连接关系以及指导性规则进行检查，我们将之称为补充规则。

LVS规则检查：
版图电路图对比检查（LVS）验证，版图应和它进行核对用于检验设计是否正确连接。

电路图是参考电路，版图应和它进行核对。

原则上应对以下几个方面进行验证：
（1）所有信号的电气连接关系。

包括输入、输出，以及电源信号与相应器件的连接。

（2）器件尺寸：晶体管的宽度和长度，电阻大小，电容大小。

（3）识别未包括在电路图中的备用组元和信号，悬浮节点就是一个实例。

3.2.2注意事项
(1) 寄生电容
在高速集成电路的设计中，寄生参数对电路性能的影响非常显著，所以在版图设计时要采用各种方法来减小寄生效应。

0.18μm 2P3M CMOS工艺设计手册中有版图中各种寄生参数的大小值，可以看出，金属和多晶硅的寄生电容中边缘电容占主导地位。

金属层数越高寄生电容越小，因此较长的金属线采用高层金属可减小寄生电容。

当两条信号线并行长度较大时，使用不同金属走线以减小信号线之间的寄生边缘电容。

有源区N+ ACTIV、P+ACTIV的寄生电容是金属的20倍，它对于电路的性能有至关重要的影响。

在版图设计中减小有源区的寄生电容的方法主要是设计不同形状的MOS管，减小有源区的面积和有效周长。

可以在设计中选用多指型的MOS管，将电路中对寄生电容敏感的关键节点连到多指MOS管的漏端，这样既能提高电路的工作性能，又能保证电路的准确度。

(2) 闩锁效应(latch-up)
闩锁效应是CMOS工艺所特有的寄生效应，严重的会导致电路的失效，甚至烧毁芯片。

闩锁效应是由CMOS工艺中NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

避免闩锁的方法就是要减小衬底和N阱的寄生电容，使寄生的三极管不处于正偏状态。

常用的版图设计方法主要有：
1. 对NMOS晶体管采用连接到地的p+保护环，对PMOS晶体管采用连接到VDD的n+保护环。

2. 使衬底和阱与MOS晶体管的源极尽可能地靠近。

3. 用最小的p阱面积(在用双阱工艺或n型衬底的情况下)，此时p阱的镜像电流在瞬时脉冲时可达最小值。

4. 在n沟道或p沟道晶体管的版图中，使所有的NMOS晶体管放在靠近VSS的地方，PMOS晶体管放在与VDD靠近的地方。

同时使PMOS和NMOS 晶体管之间有足够的空间。

(3) 衬底噪声
当电路工作时，会在电路中产生电流，使衬底电压产生波动，这样便产生了衬底噪声。

振荡器对衬底的低频噪声非常敏感，在版图设计时可以在敏感电路的周围加上到地保护，减小其受衬底噪声的影响
(4) 天线效应
在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。

天线
越长，收集的电荷也就越多，电压就越高。

若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。

随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。

由于MOS管栅氧化层很薄，所以与栅极直接相连的多晶硅、金属的面积要小，以防止工艺流程中产生的静电击穿。

对于不可避免的较长栅极引线可以采用跨层金属连线来消除天线效应，例如：与栅相连的金属1面积较大，可在接近栅附近的地方切断金属1，并用2层金属跨接。

3.3 锁相环的版图设计
图3.2 PLL模块的位置
图3.3 PLL的版图
第4章结束语
随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进，现在品种齐全繁多，提高系统的工作稳定性、可靠性和小型化，目前朝着集成化，数字化，多用化方向迅速发展。

此次毕业设计的电路设计采用UMC联华电子0.18μm CMOS工艺来设计电路的版图。

使用的IC设计工具为Cadence Virtuoso，IC版图设计工具为Laker。

完成了版图的设计，并且对DRC、LVS的验证已经通过，但还有不足之处需要改进。

论文的完成是一个不断学习、加深认识的过程，必定存在很多不足之处，没能得到更为具体的性能参数，但是电路设计过程中积累的方法和经验可以作为今后设计的参考。

最重要的是通过此次毕业设计的学习，我学会了如何去了解、分析然后解决一个问题，如何统筹规划一件事情，如何努力完成一件事，这是我通过这次毕业设计学到的最宝贵经验。

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[8] 胡华春. 数字锁相环路原理与应用[M]. 上海：上海科技出版社，1990
[9] 何丰. 通信电子线路[M].北京：人民邮电出版社，2003.3
致谢
首先要感谢吴尘老师，是她在整个毕业设计过程中给我提供了毕业设计所需要的资料，帮助解答毕业设计中遇到的问题。

其次要感谢中科培训基地的鲁老师和邹老师们的帮助，是他们为我准备好了毕业设计的工作环境，在画版图中给予我指导，再次是要感谢和我一起做毕业设计的同学们，正是有了他们，我们才在遇到问题时，相互鼓励，最终解决了问题，圆满的完成了毕业设计的各项工作。

由于本人水平有限，论文之中可能存在不足之处，还望见谅。