4位超前进位加法器

4位超前进位加法器

详细设计

姓名：魏可望（23）

班级：微电子1102

指导老师：杜慧敏

日期：2014年4月29日

1设计目标 (3)

1.1功能定义 (3)

1.2引脚描述 (3)

1.2.1 4位超前进位加法器系统级信号 (3)

1.2.2 4位超前进位加法器输入接口定义 (3)

1.2.3 4位超前进位加法器的器输出接口定义 (3)

2 模块设计 (3)

3测试 (4)

4设计开发环境 (4)

5设计开发计划 (4)

1设计目标

1.1功能定义

本文描述4位超前进位加法器的详细设计方案。其功能是求出4位超前进位加法器功能，并在FPGA开发板上验证设计的正确性。

1.2引脚描述

1.2.1 4位超前进位加法器单元系统级信号

1.2.2 4位超前进位加法器输入接口定义

1.2.3 4位超前进位加法器输出接口定义

2 模块设计

本设计按要求，用assign语句设计4位超前进位加法器。

3测试

本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路部分用采用sysetemverilog随机验证的方法，并结合覆盖率检测，做到100%验证。

将本设计下载到Sparten 3E开发板上，将计数器的输出连接到LED灯上，以验证设计的正确性。

4设计开发环境

语言级设计：Verilog

综合工具：xilinx 14.7r

FPGA设计和仿真工具：ISE13.2，synopsys VCS

布局和布线工具：appllo ,

模拟设计和仿真工具: modelsim

寄生参数提取和仿真工具: star_sim RC

5设计开发计划

附录：4位超前进位加法器源代码：

module add_ahead4(sum,cout,a,b,cin);

input[3:0] a,b;

input cin;

output[3:0] sum;

output cout;

wire[3:0] G,P;

wire[3:0] C,sum;

assign G[0]=a[0]&b[0];

assign P[0]=a[0]|b[o];

assign C[0]=cin;

assign sum[0]=G[0]^P[0]^C[0];

assign G[1]=a[1]&b[1];

assign P[1]=a[1]|b[1];

assign C[1]=G[0]|(P[0]&cin); assign sum[1]=G[1]^P[1]^C[1]; assign G[2]=a[2]&b[2]; assign P[2]=a[2]|b[2];

assign C[2]=G[1]|(P[1]&C[1]); ssign sum[2]=G[2]^P[2]^C[2]; assign G[3]=a[3]&b[3]; assign P[3]=a[3]|b[3];

assign C[3]=G[2]|(P[2]&C[2]); assign sum[3]=G[3]^P[3]^C[3]; assign cout=G[3]|(P[3]&C[3]); endmodule