dsp第八章片内外设解析
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dsp片内外设
第六章：片内外设 ——可编程定时器 初始化定时器：
(1) 将TCR中的TSS位置1，停止定时器。
(2。
(4) 重新启动定时器。TSS位为0，TRB位为l, 以重载定时器周期值， 使能定时器。
使能定时器中断(假定INTM=1)： (1) 将IFR中的TINT位置1，清除尚未处理完(挂起)的定时器中断。 (2) 将IMR中的TINT位置l，使能定时器中断。 (3) 可以将ST1中的INTM位清0，使能全局中断。
控制扩展寄存器(BSPCE)控制，其各位的定义如表6-5所示。
第六章：片内外设 ——串行口 缓冲工作模式的操作过程
其功能主要由自动缓冲单元ABU来完成
• 自动缓冲单元(ABU)可独立于CPU自动完成控制串行口与固定 缓冲内存区中的数据交换。它包括
地址发送寄存器(AXR)
块长度发送寄存器(BKX) 地址接收寄存器(ARR) 块长度接收寄存器(BKR) 串行口控制寄存器(BSPCE) • 当发送或接收缓冲区的一半或全部满或空时，ABU才产生CPU 的中断，避免了CPU直接介入每一次传输带来的资源消耗。
• ABU利用独立于CPU的专用总线，让串行口直接读/写C54x内 部存储器。这样可以使串行口处理事务的开销最省，并能达到 较快的数据率。 • BSP有两种工作方式：非缓冲方式和自动缓冲方式。
• ABU具有自身的循环寻址寄存器组，每个都与地址产生单元 相关。发送和接收缓冲存储器位于一个指定的C54x DSP内部存 储器的2K字块中。该块可作为通用的存储器，但却是唯一的自 动缓冲能使用的存储块。
第六章：片内外设 ——可编程定时器 CounterSet .set 100 PERIOD .set 49999 .asg AR1,Counter ；定义计数次数 ；定义计数周期 ；AR1做计数指针，重 新命名以便识别 STM #CounterSet,Counter ；设计数器初值 STM #0000000000010000B,TCR ；停止计数器 STM #PERIOD,TIM ；给TIM设定初值49999 STM #PERIOD,PRD ；PRD与TIM一样 STM #0000011001101001B,TCR；开始定时器 STM #0008H,IMR ；开TIME0的中断 RSBX INTM ；开总中断 NOP B End
DSP-TMS320C54X片内外设和中断系统-课件
3.1 片内外设与外部引脚简介
3.1 片内外设与外部引脚简介
所有的TMS320C54X，它们的CPU都相同，但是连接 到CPU的外围电路就不一定相同。TMS320C54X的在片外 围电路如下： ■通用I/O引脚 ■定时器 ■时钟发生器■主机接口 ■软件可编程等待状态发生器 ■可编程分区开关 ■串行口
3.3 可编程分区转换逻辑
⑴一次程序存储器读操作之后，紧跟着对不同存储器分区 的另一次程序存储器或数据存储器读操作。
⑵ 当PS～DS 位置 1 时，一次程序存储器读操作之后，紧 跟着一次数据存储器读操作。
⑶ 对于 C548和 C549，一次程序存储器读操作之后，紧 跟着对不同页进行另一次程序存储器或数据存储器读操作。
教学内容及要求
教学内容：本本章详细介绍了TMS320C54X中主机接口HPI、 软件可编程等待状态发生器、可编程分区转换逻辑、DMA控制 器、外部引脚、定时器、串行接口和中断系统。
教学要求：本章要求学生了解 DSP 基本外部部件以及中断 的定义和类型，掌握 DSP 外设以及中断的特点、分类及其应 用，并概括性地了解在设计一个 DSP 应用时，不仅要熟悉外 部的设置、中断的类型等，还要了解中断、时钟及定时器的使 用，从而使后续各章的学习目标更加明确。
④ TMS320C54X写HPIC寄存器
3.5 串行口
TMS320C54X具有高速、全双工串行口，可以与串 行设备(如编解码器和串行A/D转换器)直接通信，也可用 于多处理器系统中处理器之间的通信。所谓串行通信，就 是发送器将并行数据逐位移出成为串行数据流，接收器将 串行数据流以一定的时序和一定的格式呈现在连接收/发器 的数据线上。串行接口一般通过中断来实现与核心 CPU的 同步。串行接口可以用来与串行外部器件相连，如编码解 码器、串行A/D或D/A以及其他串行设备。
《DSP片内外设》课件
DSP片内外设功能
时钟与定时器
功能：提供精确的时钟信号和定时功能 应用：用于控制DSP片内外设的运行和操作 特点：高精度、低功耗、可编程 工作模式：单次触发、循环触发、连续触发等
中断控制器
功能：处理来自片内外设的中断请求
结构：包括中断源、中断控制器、中断服务程序 工作原理：中断源产生中断请求，中断控制器接收并处理，最后由中断 服务程序执行 应用：广泛应用于实时控制系统、通信系统等领域
存储器类型：随机存取存储器（RAM）和只读存储器（ROM） 存储器大小：根据DSP芯片的型号和规格而定 存储器访问速度：直接影响DSP芯片的处理速度 存储器映射：将物理地址空间映射到逻辑地址空间，便于访问和操作
输入输出接口
输入接口：用于接收外部信号，是DSP与外部设备进行数据传输的通道 输出接口：用于将DSP处理后的信号输出到外部设备，实现控制或数据传 输功能 接口类型：并行接口、串行接口、GPIO接口等
DSP片内外设应用实例
数字音频处理应用实例
数字音频处理：将 模拟音频信号转换 为数字信号进行处 理
应用实例：音乐播 放器、语音识别系 统、音频处理软件 等
特点：高保真、低 延迟、高稳定性
技术实现：DSP片 内外设、音频编解 码算法、音频处理 算法等
图像处理应用实例
图像增强：提高图像质量，如对比度、亮度、色彩饱和度等 图像去噪：去除图像中的噪声，如高斯噪声、椒盐噪声等 图像分割：将图像中的不同区域分割开来，如边缘检测、阈值分割等 图像识别：识别图像中的物体或特征，如人脸识别、车牌识别等
接口特点：高速、稳定、灵活，可满足多种应用需求
总线结构
总线类型：数据总线、地址总 线、控制总线
数据总线：用于传输数据，如 指令、数据等
DSP(知识点+思考题)
DSP复习要点第一章绪论1、数的定标：Qn表示。
例如：16进制数2000H=8192，用Q0表示16进制数2000H=0.25，用Q15表示2、‟C54x小数的表示方法：采用2的补码小数；．word 32768 *707／10003、定点算术运算：乘法：解决冗余符号位的办法是在程序中设定状态寄存器STl中的FRCT位为1，让相乘的结果自动左移1位。
第二章CPU结构和存储器设置一、思考题：1、C54x DSP的总线结构有哪些特点？答:TMS320C54x的结构是围绕8组16bit总线建立的。
（1）、一组程序总线(PB)：传送从程序存储器的指令代码和立即数。
（2）、三组数据总线(CB，DB和EB)：连接各种元器件，（3）、四组地址总线（PAB，CAB，DAB和EAB)传送执行指令所需要的地址。
2、C54x DSP的CPU包括哪些单元？答:'C54X 芯片的CPU包括:（1）、40bit的算术逻辑单元（2）、累加器A和B（3）、桶形移位寄存器（4）、乘法器/加法器单元（5）、比较选择和存储单元（6）、指数编码器（7）、CPU状态和控制寄存器（8）、寻址单元。
1）、累加器A和B分为三部分：保护位、高位字、地位字。
保护位保存多余高位，防止溢出。
2）、桶形移位寄存器：将输入数据进行0~31bits的左移（正值）和0~15bits的右移（负值）3）、乘法器/加法器单元：能够在一个周期内完成一次17*17bit的乘法和一次40位的加法4）、比较选择和存储单元：用维比特算法设计的进行加法/比较/选择运算。
5）、CPU状态和控制寄存器：状态寄存器ST0和ST1，由置位指令SSBX和复位指令RSBX控制、处理器模式状态寄存器PMST2-3、简述’C54x DSP的ST1，ST0，PMST的主要功能。
答：’C54x DSP的ST1，ST0，PMST的主要功能是用于设置和查看CPU的工作状态。
•ST0主要反映处理器的寻址要求和计算机的运行状态。
DSP片内外设及应用
中断标志寄存器IFR
当CPU接收到可屏蔽中断请求时,IFR相应的位置1,直 到中断得到处理为止.
图7-2
中断标志寄存器（IFR）结构图
接收中断请求
IFR的相应位置位 否 可屏蔽 中断 不可屏 蔽中断
否
中断可屏蔽？ 是
图 、 中 断 操 作 流 程
INTM=0？ 关闭所有可屏 是 开放所有可屏 IMR屏蔽位为1？ 中断是否被屏蔽 否 是 中断被响应 IACK中断信号产生 是
5．链接命令文件 times.cmd如下：
MEMORY {PAGE 0: RAM1: origin =1000h ,length =500h PAGE 1: SPRAM1: origin=0060h,length=20h SPRAM2: origin=0100h,length=200h } SECTIONS { .text :>RAM1 PAGE 0 .data :>RAM1 PAGE 0 vars :>SPRAM1 PAGE 1 STACK :>SPRAM2 PAGE 1 }
将定时器设置为1ms,中断服务程序中计数期设置为1000， 则在计数1ms X 1000=1s 输出取反一次，得到一个周期为2S的方波
为将定时器设置为1ms，设定TDDR=9 ，则：
设置周期寄存器PRD：
t 1103 PRD 1 1639 9 T (1 TDDR ) 6110 (1 9)
（3）设置定时控制寄存器TCR： 15~12位设置为0000 11 位(soft)=0和10位（free）=1 9~6位预定标计数器PSC=TDDR=1001 5位定时器重新加载控制位，TRB=1 4位定时器停止控制位：TSS=0，定时器启动开始工作 3~0预标定分频系数：TDDR=1001H
第8章DSP集成外设资料
生CLKOUT信号，使TSS置位，重新装入定时初值。
2021年7月17日 9
第8章 DSP集成外设 8.3 时钟发生器
时钟发生器为DSP提供时钟信号，由一个内部振荡器和一 个锁相环电路(PLL)组成，可以通过晶振或外部的时钟驱动。锁 相环电路能使时钟电源乘上一个特定的系数，得到一个内部
CPU时钟，故可以选择一个频率比CPU时钟低的时钟源。
定时器分频比，以此数对 CLKOUT 分频后再去对 TIM 作减 1 操作；当 PSC
减为 0 时，此值装入 PSC
6
第8章 DSP集成外设 2．定时器工作原理 C54x DSP定时器结构如图7.1所示。它由两个基本功能块组 成，即主定时器模块(PRD和TIM)、预定标器模块(TCR中的 TDDR和PSC等)及相应的逻辑控制电路。
2. 软件可编程PLL 软件可编程PLL是一种高度灵活的时钟控制方式，它的时钟
定标器提供各种时钟乘法器系数，并能直接接通和关断PLL。
通过软件编程，可以选用以下两种时钟方式中的一种： （1）倍频模式：输入时钟乘以从0.25~15共31档比例系数之一； （2）分频模式：输入时钟CLKIN的2分频或4分频。
且时间要求十分严格的程序中，程序可以根据BIO的输入状态， 有条件地跳转，这种方法可以代替中断。
2. 外部标志输出引脚XF 外部标志输出引脚XF可以用于与外部接口器件的衔接信号，
XF信号可以由软件控制。通过对外部ST1中的XF位置1得到高 电平。SSBX指令对状态寄存器进行置位1；RSBX指令对状态寄 存器进行复位0。
对PLL的编程是对时钟工作方式寄存器CLKMD编程，其 地址为0058H。可以实现各种时钟乘法系数，并且可以直接 接通或关断PLL。同时，PLL的锁定定时器可以延时PLL的转 换时钟时间，直到锁定为止。
2021年7月17日 9
第8章 DSP集成外设 8.3 时钟发生器
时钟发生器为DSP提供时钟信号，由一个内部振荡器和一 个锁相环电路(PLL)组成，可以通过晶振或外部的时钟驱动。锁 相环电路能使时钟电源乘上一个特定的系数，得到一个内部
CPU时钟，故可以选择一个频率比CPU时钟低的时钟源。
定时器分频比，以此数对 CLKOUT 分频后再去对 TIM 作减 1 操作；当 PSC
减为 0 时，此值装入 PSC
6
第8章 DSP集成外设 2．定时器工作原理 C54x DSP定时器结构如图7.1所示。它由两个基本功能块组 成，即主定时器模块(PRD和TIM)、预定标器模块(TCR中的 TDDR和PSC等)及相应的逻辑控制电路。
2. 软件可编程PLL 软件可编程PLL是一种高度灵活的时钟控制方式，它的时钟
定标器提供各种时钟乘法器系数，并能直接接通和关断PLL。
通过软件编程，可以选用以下两种时钟方式中的一种： （1）倍频模式：输入时钟乘以从0.25~15共31档比例系数之一； （2）分频模式：输入时钟CLKIN的2分频或4分频。
且时间要求十分严格的程序中，程序可以根据BIO的输入状态， 有条件地跳转，这种方法可以代替中断。
2. 外部标志输出引脚XF 外部标志输出引脚XF可以用于与外部接口器件的衔接信号，
XF信号可以由软件控制。通过对外部ST1中的XF位置1得到高 电平。SSBX指令对状态寄存器进行置位1；RSBX指令对状态寄 存器进行复位0。
对PLL的编程是对时钟工作方式寄存器CLKMD编程，其 地址为0058H。可以实现各种时钟乘法系数，并且可以直接 接通或关断PLL。同时，PLL的锁定定时器可以延时PLL的转 换时钟时间，直到锁定为止。
第4章 DSP片内外设(1)
D7 D7 RW_0
D6 D6 RW_0
D5 D5 RW_0
D4 D4 RW_0
D3 D3 RW_0
D2 D2 RW_0
D1 D1 RW_0
D0 D0 RW_0
_”后为复位后的值 后为复位后的值。 注：R＝可读； “_”后为复位后的值。 可读； D7～D0：数据值。这些只读数据位包含8 WD复位关键字值 复位关键字值， D7～D0：数据值。这些只读数据位包含8位WD复位关键字值， 若读该寄存器， WDKEY不返回上次关键字值 而返回WDCR 不返回上次关键字值， 若读该寄存器，则WDKEY不返回上次关键字值，而返回WDCR 寄存器的内容。 寄存器的内容。 WD定时器控制寄存器 WDCR）——地址 定时器控制寄存器（ 地址7029h ⑶ WD定时器控制寄存器（WDCR）——地址7029h WDCR用来存放看门狗配置的控制位 用来存放看门狗配置的控制位。 8位WDCR用来存放看门狗配置的控制位。
D7 WDFLAG RC_x D6 WDDIS RWC_0 D5 D4 D3 WDSHK2 WDCHK1 WDCHK0 RW_0 RW_0 RW_0 D2 WDPS2 RW_0 D1 WDPS1 RW_0 D0 WDPS0 RW_0
注:R=读；W=写；C=写1则清零；WC=当系统控制寄存器SCSR2 :R=读 W=写 C=写 则清零；WC=当系统控制寄存器SCSR2 当系统控制寄存器 OVERRIDE位为 时可写;“_”后为复位后的值,“x” 位为1 ;“_”后为复位后的值,“x”不 的WD OVERRIDE位为1时可写;“_”后为复位后的值,“x”不 确定值。 确定值。
D7：WDFLAG，看门狗标志位。该位指出WD定时器是否要求了 D7：WDFLAG，看门狗标志位。该位指出WD定时器是否要求了 WD 一个系统复位。该位由WD产生的复位来置1 WD产生的复位来置 一个系统复位。该位由WD产生的复位来置1，其它任何系统 复位对该位无效。 复位对该位无效。 WD定时器没有要求一个复位 0：WD定时器没有要求一个复位 WD定时器要求一个复位 1：WD定时器要求一个复位 D6：WDDIS，禁止看门狗。只有当SCSR2中的WD OVERRIDE位 SCSR2中的 D6：WDDIS，禁止看门狗。只有当SCSR2中的WD OVERRIDE位 向该位写有效。 为1时，向该位写有效。 0：使能看门狗 1：禁止看门狗 D5～D3：WDCHK2～WDCHK0，看门狗检查位。必须向这3 D5～D3：WDCHK2～WDCHK0，看门狗检查位。必须向这3位写 101，系统才能继续正常工作。否则将要求一个系统复位。 入101，系统才能继续正常工作。否则将要求一个系统复位。 读这3位总是000 000。 读这3位总是000。 D2～D0：WDPS2～WDPS0，看门狗预定标因子选择位。 D2～D0：WDPS2～WDPS0，看门狗预定标因子选择位。这3位 旋转产生用于WD计数器CLK的计数器溢出抽头（ 4.1列出了 WD计数器CLK的计数器溢出抽头 旋转产生用于WD计数器CLK的计数器溢出抽头（表4.1列出了 WD溢出时间的选择）。由于WD计数器在溢出前计数257个时 溢出时间的选择）。由于WD计数器在溢出前计数257 WD溢出时间的选择）。由于WD计数器在溢出前计数257个时 所以给出的时间是溢出的最小值。 钟，所以给出的时间是溢出的最小值。因为预定标因子未被 清除而产生了附加的不精确性， 清除而产生了附加的不精确性，所以最大溢出的时间比表 列出的时间长1/256 1/256。 列出的时间长1/256。
DSP 第八章片内外设
.
• 全比较单元的寄存器
• 比较方式控制寄存器A (ACTRA) ——7413H
位11-10 —— CMP6ACTl1/0。
引脚PWM6/IOPB3的比较输出方式选择位。
00 强制低
01 低有效
10 高有效
11 强制高
.
• 全比较单元的寄存器
• 比较方式控制寄存器A (ACTRA) ——7413H
.
全 比 较 单 元 结 构 框 图
.
• 全比较输入／输出
➢ 比较单元的输入: 控制寄存器的控制信号； 通用定时器1(T1CNT)及它们的下溢和周期匹配信号； 复位信号。
➢ 比较单元的输出： 比较匹配信号， 如果比较操作使能，该匹配信号将置中断标志位 比较单元相关的两个输出引脚上发生跳变。
.
• 全比较操作模式(EVA)
都复位为0，且所有的比较输出引脚被置成高阻态。
.
• 全比较单元的寄存器
• 比较控制寄存器A (COMCONA) ——7411H
位15 —— CENABLE。比较使能位。 0 禁止比较操作 1 使能比较操作
.
• 全比较单元的寄存器
• 比较控制寄存器A (COMCONA) ——7411H
位14-13 —— CLD1/0。比较寄存器CMPRx重载条件。 00 当T1CNT＝0时(即下溢) 01 当T1CNT＝0或T1CNT＝T1PR时(即下溢或周期匹配) 10 立即 11 保留
.
• 全比较单元的寄存器
• 比较方式控制寄存器A (ACTRA) ——7413H
位15 —— SVRDIR：空间矢量PWM旋转方向位． 仅用于空间矢量PWM输出的产生
0 正向(CCW) 1 反向(CW)
• 全比较单元的寄存器
• 比较方式控制寄存器A (ACTRA) ——7413H
位11-10 —— CMP6ACTl1/0。
引脚PWM6/IOPB3的比较输出方式选择位。
00 强制低
01 低有效
10 高有效
11 强制高
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• 全比较单元的寄存器
• 比较方式控制寄存器A (ACTRA) ——7413H
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全 比 较 单 元 结 构 框 图
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• 全比较输入／输出
➢ 比较单元的输入: 控制寄存器的控制信号； 通用定时器1(T1CNT)及它们的下溢和周期匹配信号； 复位信号。
➢ 比较单元的输出： 比较匹配信号， 如果比较操作使能，该匹配信号将置中断标志位 比较单元相关的两个输出引脚上发生跳变。
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• 全比较操作模式(EVA)
都复位为0，且所有的比较输出引脚被置成高阻态。
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• 全比较单元的寄存器
• 比较控制寄存器A (COMCONA) ——7411H
位15 —— CENABLE。比较使能位。 0 禁止比较操作 1 使能比较操作
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• 全比较单元的寄存器
• 比较控制寄存器A (COMCONA) ——7411H
位14-13 —— CLD1/0。比较寄存器CMPRx重载条件。 00 当T1CNT＝0时(即下溢) 01 当T1CNT＝0或T1CNT＝T1PR时(即下溢或周期匹配) 10 立即 11 保留
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• 全比较单元的寄存器
• 比较方式控制寄存器A (ACTRA) ——7413H
位15 —— SVRDIR：空间矢量PWM旋转方向位． 仅用于空间矢量PWM输出的产生
0 正向(CCW) 1 反向(CW)
DSP原理及应用TMS320C54x片内外设及应用实例
应用领域拓展
随着数字信号处理技术的不断发展，DSP的应用领 域也在不断拓展，需要不断探索新的应用场景和市 场需求。
人才培养和生态系统建设
为了推动DSP技术的发展和应用，需要加强 人才培养和生态系统建设，建立完善的开发 环境和工具链。
06
参考文献
参考文献
1
[1] 张雄伟, 杨吉斌. 数字信号处理——原理、算 法与实现[M]. 北京: 清华大学出版社, 2011.
应用场景
在音频处理、信号测量、控制系统 等领域广泛应用。
存储器和I/O引脚
存储器和I/O引脚功能
01
TMS320C54x芯片具有外部存储器和多个I/O引脚，用于扩展外
部存储空间和连接外设。
工作原理
02
通过读写外部存储器实现数据存储，I/O引脚用于输入输出电平
信号。
应用场景
03
在数据存储、外设控制、信号采集等方面具有广泛应用。
FFT在TMS320C54x上的实现
TMS320C54x的硬件结构支持FFT运算，其乘法器和累加器运算单元可以高效地完成 FFT计算。在实现FFT时，需要注意数据的位序和存储方式。
FFT应用实例
通过FFT算法，可以分析语音、图像、雷达等信号的频谱成分，从而实现信号的频域分 析、滤波、调制解调等功能。
TMS320C54x的优势与局限性
• 丰富的外设接口：TMS320C54x系列DSP具有多种外设接口， 如串行通信接口、并行输入输出接口等，方便与外部设备进行 数据交换。
TMS320C54x的优势与局限性
价格较高
由于TMS320C54x系列DSP采用高性能的制程技术和复杂的内 部结构，导致其价格较高，增加了应用成本。
手把手教你DSP解读
13.6.1ADC校正的原理 13.6.2ADC校正的措施 13.6.3手把手教你写ADC校正的软件算法
第14章串行通信接口SCI
14.1SCI模块的概述 14.2SCI模块的工作原理 14.3SCI多处理器通信模式 14.4SCI模块的寄存器 14.5手把手教你写SCI发送
和接收程序
14.1.1SCI模块的特点 14.1.2SCI模块信号总结
被广泛应用于通信（手机）、家电（变 频空调）、航空航天、工业测量、控制、 生物医学工程以及军事等许许多多需要 实时实现的领域。
1.1.1 什么是DSP？
DSP=Digital Signal Processing处理技术 DSP=Digital Signal Processor处理器
1.1.2 DSP的特点
特别适合于数字信号处理运算 单片机，ARM，FPGA 哈佛结构，程序空间和数据空间分开，CPU可以同时访问指令和
数据； 在一个指令周期内可以完成一次乘法和一次加法运算； 片内具有快速RAM，通常可以通过独立的数据总线在程序空间和
数据空间同时访问； 具有低开销或无开销循环及跳转的硬件支持； 具有快速的中断处理和硬件I/O支持； 可以并行执行多个操作； 支持流水线操作，使得取址、译码和执行等操作可以重叠执行。
第16章增强型控制器局域网通信接口eCAN
16.1CAN总线的概述 16.2CAN2.0B协议 16.3X281xeCAN模块的概述 16.4X281xeCAN模块的寄存器 16.5X281xeCAN模块的配置 16.6eCAN模块的中断 16.7手把手教你实现CAN通信
16.1.1什么是CAN 16.1.2CAN是怎样发展起来的 16.1.3CAN是怎样工作的 16.1.4CAN有哪些特点 16.1.5什么是标准格式CAN和扩展格 式CAN
《DSP原理与应用》课件8DSP片内外设编程.ppt
湖南理工学院 胡文静
15
定时器控制寄存器TCR
• 16位存储器映像寄存器
15 ~ 12
11
10
9~6
5
4
3~0
TCR 0026h
保留
Soft
Free
PSC
TRB
TSS TDDR
保留位 软件调试控制位
预定标 重新 计数器 加载位
④ TRB位：重新加载位，TRB=1时，以TDDR加载PSC，以PRD加载TIM； 总是读为0。
• 设置定时中断
– 置IFR中的TINT为1，清除尚未处理完的定时中断； – 置IMR中的TINT为1，启动定时中断； – 将INTM置0，开总中断。
12:10:45
湖南理工学院 胡文静
22
定时器初始化
• 【例】定时器初始化和中断设置
STM #0000H，SWWSR STM #0010H，TCR STM #00FFH，PRD STM #002FH，TCR STM #0008H，IFR STM #0008H，IMR RSBX INTM
10
定时器的工作过程
1 3
0025H
周期寄存器 PRD
0024H
定时寄存器 TIM(16位)
借位
1 2
预定标分频系数 TDDR
预定标计数器 PSC(4位) 借位
1
SRESET
1
TRB
0026H
&
CLKOUT TSS
TINT 1
TOUT
⑤ TIM减到0时，定时时间到，产生借位信号——定时中断和TOUT；
.title "Timer.asm"
.mmregs
.usect "STACK", 100H
DSP在片外围电路PPT演示文稿
– HPI地址寄存器(HPIA,只能由主机访问) – 主机当前寻址的DARAM存储单元地址(地址：1000H—17FFH)
• HPI数据锁存器(HPID,只能由主机访问)
– 主机读写数据的缓存
• HPI控制寄存器（地址：002Ch） • HPI控制逻辑(HPIC)
– 处理HPI与主机之间的接口信号
•3
5 TRB － 定 时 器 重 新 加 载 位 ，用 来 复 位 片 内 定 时 器 。当 TRB 置 1 时 ，
以 PRD 中 的 数 加 载 TIM ， 以 及 以 TD D R 中 的 值 加 载 PSC。
TRB 总 是 读 成 0
4 TSS
0 定 时 器 停 止 状 态 位 ， 用 于 停 止 或 启 动 定 时 器 。复 位 时 ， TSS
0 到断点时定时器的工作状态。
Free soft
定时器状态
0
0 定时器立即停止工作
0
1 当计数器减到 0时停止工作
1 × 定时器继续运行
9~6 PSC － 定 时 器 预 先 定 标 计 数 器 。 这 是 一 个 减 1 计 数 器 ， 当 PSC 减
到 0 后 。 TD D R 位 域 中 的 数 加 载 到 PSC， TIM 减 1
（2）TRC定时器控制寄存器各位含义
15-12
11
保留
soft
10
9-6
5
4
3-0
free
PSC
TRB
TSS TDDR
预定标 定时器重 定时器停 定时器分 新加载1 止状态1 频系数
•9
定时器控制寄存器（TCR）的功能
位 15~12
11 soft 10 Free
• HPI数据锁存器(HPID,只能由主机访问)
– 主机读写数据的缓存
• HPI控制寄存器（地址：002Ch） • HPI控制逻辑(HPIC)
– 处理HPI与主机之间的接口信号
•3
5 TRB － 定 时 器 重 新 加 载 位 ，用 来 复 位 片 内 定 时 器 。当 TRB 置 1 时 ，
以 PRD 中 的 数 加 载 TIM ， 以 及 以 TD D R 中 的 值 加 载 PSC。
TRB 总 是 读 成 0
4 TSS
0 定 时 器 停 止 状 态 位 ， 用 于 停 止 或 启 动 定 时 器 。复 位 时 ， TSS
0 到断点时定时器的工作状态。
Free soft
定时器状态
0
0 定时器立即停止工作
0
1 当计数器减到 0时停止工作
1 × 定时器继续运行
9~6 PSC － 定 时 器 预 先 定 标 计 数 器 。 这 是 一 个 减 1 计 数 器 ， 当 PSC 减
到 0 后 。 TD D R 位 域 中 的 数 加 载 到 PSC， TIM 减 1
（2）TRC定时器控制寄存器各位含义
15-12
11
保留
soft
10
9-6
5
4
3-0
free
PSC
TRB
TSS TDDR
预定标 定时器重 定时器停 定时器分 新加载1 止状态1 频系数
•9
定时器控制寄存器（TCR）的功能
位 15~12
11 soft 10 Free
DSP教程8.C55x的片上外设
22
8.5.2 McBSP组成框图
McBSP包括一个数据通道和一个控制通道，通过7个
引脚与外部设备连接，其结构如图8-9所示。
数据发送引脚DX负责数据的发送，数据接收引脚DR
负责数据的接收，发送时钟引脚CLKX、接收时钟引脚 CLKR、发送帧同步引脚FSX和接收帧同步引脚FSR提 供串行时钟和控制信号。
10
9 8
TLB
SOFT FREE
0 1
7～6
PWID
00 01 10 11 0 1
5
ARB
13
8.2.2 工作原理
表 8－5 定时器控制寄存器 TCR（续）
位 4 字 段 TSS 数 值 0 1 0 1 0 1 0 1 0 定时器停止状态位： 启动定时器 停止定时器 定时器输出时钟/脉冲模式选择： 输出脉冲。脉冲宽度由PWID定义，极性由POLAR定义 输出时钟。引脚上信号的占空比为50%。 时钟输出极性位： 正极性 负极性 当TIN/TOUT作为通用输出引脚，该位控制引脚上的电平：/TOUT的极性为默认的0b）
17
8.2.4 通用定时器应用实例
由于每当计数器减为0时，引脚的电平就会翻转一次。要 将CPU的时钟频率除以100倍，就要求每个高电平和低电平 周期内的计数为50
设置自动装入（ARB=1），使每次计数器减为0时，计时 器自动装入计数值，并重新开始计数
置TCR中的FREE bit 为1，使计时器在遇到仿真断点时能 够继续工作
定时器包括4个寄存器
定时器预定标寄存器PRSC,表8-2
主计数寄存器TIM,表8-3 主周期寄存器PRD,
表8-4
定时器控制寄存器TCR,表8-5
9
DSP原理及应用 TMS320C54x片内外设及应用实例
表8-4 复位时的时钟方式（C5402）
CLKMD 1 0
0 0 1 1 1 1 0
CLKMD 2 0
0 1 0 1 1 0 1
CLKMD 3 0
1 0 0 0 1 1 1
CLKMD寄存 器 E007H
9007H 4007H 1007H F007H 0000H F000H …
时钟方式
乘15，内部振荡器工作，PLL工作
返回首页
图8-1 定时器组成框图
表8-1 定时器的三个寄存器
Timer0 地址 0024H 0025H 0026H Timer1 地址 0030H 0031H 0032H 寄存器 TIM PRD TCR 说明 定时器寄存器，每计数一次自动减 1
定时器周期寄存器，当TIM减为0 后，CPU自动将PRD的值装入TIM
:>SPRAM1
STACK :>SPRAM2
返回本节
8.4 多通道缓冲串口（McBSP）
8.4.1 McBSP原理框图及信号接口
8.4.2 McBSP控制寄存器 8.4.3 时钟和帧同步 8.4.4 McBSP数据的接收和发送 8.4.5 有关的几个概念
返回首页
8.4.1 McBSP原理框图及信号接口
定时器控制寄存器，包含定时器的 控制和状态位
15～12 保留
11 soft
10 free
9～6 PSC
5 TRB
4 TSS
3～0 TDDR
图8-2 TCR位结构图
表8-2 定时器控制寄存器（TCR）的功能
返回本节
8.2 时钟发生器
8.2.1 硬件配置PLL 8.2.2 软件可编程PLL
第八章-C55x的片上外设
如果PLL ENABLE=0，PLL工作于旁路模式，PLL 对输入时钟信号进行分频。分频值由BYPASS DIV 确定： 如果BYPASSDIV=00，输出时钟信号的频率与
输入信号的频率相同，即1分频 如果BYPASSDIV=01，输出时钟信号的频率是
输入信号的1/2，即2分频 如果BYPASSDIV=1x，输出时钟信号的频率是
工作时钟经过分频通过引脚CLKOUT输出，可供其他 器件使用
时钟发生器内有一个数字锁相环（DPLL）和一个时 钟模式寄存器（CLKMD），如表8-1
表8-1 时钟模式寄存器CLKMD（1）
位 15 14
13 12 11～7
字段 Rsvd IAI
IOB TEST PLL MULT
说明
保留
退出Idle状态后，决定PLL是否重新锁定 0 PLL将使用与进入Idle状态之前相同的设置进行锁定 1 PLL将重新锁定过程
2
C55x的片内外设分为如下几类。
2．外部设备连接接口 外部设备连接接口包括外部存储器连接接口、主机接口等 。外部存储器接口主要用来同并行存储器连接，这些存储器包 括SDRAM、SBSRAM、Flash、SRAM存储器等，外部存储器接 口还可以同外部并行设备进行连接，这些设备包括并行A/D、 D/A转换器、具有异步并行接口的专用芯片，并可以通过外部 存储器接口同FPGA、CPLD等连接；主机接口主要用来为主控 CPU和C55x处理器之间提供一条方便、快捷的并行连接接口， 这个接口用来对DSP进行控制、程序加载、数据传输等工作。
其他外设包括DMA控制器、指令流水线等，这些外设主 要用来辅助CPU工作，提高DSP的工作效率。
5
8.1 时钟发生器
时钟发生器概况 时钟工作模式 CLKOUT输出 使用方法
输入信号的频率相同，即1分频 如果BYPASSDIV=01，输出时钟信号的频率是
输入信号的1/2，即2分频 如果BYPASSDIV=1x，输出时钟信号的频率是
工作时钟经过分频通过引脚CLKOUT输出，可供其他 器件使用
时钟发生器内有一个数字锁相环（DPLL）和一个时 钟模式寄存器（CLKMD），如表8-1
表8-1 时钟模式寄存器CLKMD（1）
位 15 14
13 12 11～7
字段 Rsvd IAI
IOB TEST PLL MULT
说明
保留
退出Idle状态后，决定PLL是否重新锁定 0 PLL将使用与进入Idle状态之前相同的设置进行锁定 1 PLL将重新锁定过程
2
C55x的片内外设分为如下几类。
2．外部设备连接接口 外部设备连接接口包括外部存储器连接接口、主机接口等 。外部存储器接口主要用来同并行存储器连接，这些存储器包 括SDRAM、SBSRAM、Flash、SRAM存储器等，外部存储器接 口还可以同外部并行设备进行连接，这些设备包括并行A/D、 D/A转换器、具有异步并行接口的专用芯片，并可以通过外部 存储器接口同FPGA、CPLD等连接；主机接口主要用来为主控 CPU和C55x处理器之间提供一条方便、快捷的并行连接接口， 这个接口用来对DSP进行控制、程序加载、数据传输等工作。
其他外设包括DMA控制器、指令流水线等，这些外设主 要用来辅助CPU工作，提高DSP的工作效率。
5
8.1 时钟发生器
时钟发生器概况 时钟工作模式 CLKOUT输出 使用方法
轻松学会DSP——第9章-定时器和时钟
当x[k]为单位冲击信号时，假定初始条件为0
y[0] Ay[1] By[2] Cx[1] 0 y[1] Ay[0] By[1] Cx[0] C y[2] Ay[1] By[0] Cx[1] Ay[1] y[3] Ay[2] By[1] y[n] Ay[n 1] By[n 2]
3、设计实例
设DSP主频为80MHz，设计一个输出1kHz，采样 频率为10kHz的数字振荡器。
A 2 cosT 2 cos36 1.618034
B 1
C sinT sin 36 0.587785
y[1] C 0.587785 y[2] Ay[1] 0.951056
定时器计数器初值为80M/10k-1=7999
从DIV到PLL
从PLL到DIV
例如：从PLL×3模式到DIV-2模式
从PLL到PLL
首先要从PLL模式变为DIV模式，然后从DIV模式变 回PLL模式，因为只有在DIV模式下才可以改系数。
例如：从PLL×X到PLL×1模式
从DIV到DIV模式
（1）虽然DIV模式下面可以进行对CLKMD修改，但 是，从DIV到DIV的改变必须首先把DIV模式改为 PLL模式，而且这个PLL模式还必须是整数系数的 PLL模式，最后再从PLL模式改回DIV模式；
ANDM #0010h, TCR
;TDDR=0
ORM #0020h, TCR
;TRB=1
STM #0FFFFh, IFR
;清除所有中断
ORM #8h, IMR
;打开时钟中断
RSBX INTM
;开中断
ANDM #0FFEFh, TCR
;TSS=0, 启动
时钟
Y2 .word 079BCh
y[0] Ay[1] By[2] Cx[1] 0 y[1] Ay[0] By[1] Cx[0] C y[2] Ay[1] By[0] Cx[1] Ay[1] y[3] Ay[2] By[1] y[n] Ay[n 1] By[n 2]
3、设计实例
设DSP主频为80MHz，设计一个输出1kHz，采样 频率为10kHz的数字振荡器。
A 2 cosT 2 cos36 1.618034
B 1
C sinT sin 36 0.587785
y[1] C 0.587785 y[2] Ay[1] 0.951056
定时器计数器初值为80M/10k-1=7999
从DIV到PLL
从PLL到DIV
例如：从PLL×3模式到DIV-2模式
从PLL到PLL
首先要从PLL模式变为DIV模式，然后从DIV模式变 回PLL模式，因为只有在DIV模式下才可以改系数。
例如：从PLL×X到PLL×1模式
从DIV到DIV模式
（1）虽然DIV模式下面可以进行对CLKMD修改，但 是，从DIV到DIV的改变必须首先把DIV模式改为 PLL模式，而且这个PLL模式还必须是整数系数的 PLL模式，最后再从PLL模式改回DIV模式；
ANDM #0010h, TCR
;TDDR=0
ORM #0020h, TCR
;TRB=1
STM #0FFFFh, IFR
;清除所有中断
ORM #8h, IMR
;打开时钟中断
RSBX INTM
;开中断
ANDM #0FFEFh, TCR
;TSS=0, 启动
时钟
Y2 .word 079BCh
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一、通用定时器寄存器
• 比较和周期比寄较存寄器存的器两T级xC缓M存PR的重载条件： • 通用定时器•的比在较写寄数存值器到Tx荫C影MP寄R存和器周后期立寄即存加器载Tx，PR是
带有缓冲（•荫影下）溢寄时存，器即。通用定时器计数器的值为0时； • 任一时刻对•比较下寄溢存或器周Tx期C匹MP配R时和，周即期当寄计存数器据Tx的P值R进为行0或
方向。
一、通用定时器寄存器
• 通用定时器输出 ➢ 通用定时器比较输出 TxCMP，x ＝1,2,3,4; ➢ 至ADC模块的模数转换启动信号; ➢ 给它本身比较逻辑和比较单元的下溢、上溢、比较匹
配和周期匹配信号; ➢ 计数方向指示位。
一、通用定时器寄存器
• 通用定时器控制寄存器 TxCON (x ＝1,2,3,4)
通用定时器寄存器 —— 9个
比较单元寄存器 —— 6个
捕获单元寄存器 —— 8个
中断寄存器
—— 6个
• EVA寄存器地址：7400h开始 （页地址：0E8h）
• EVB寄存器地址：7500h开始 （页地址：0EAh）
§8. 2 通用定时器
• 每个事件管理模块有两个通用定时器(GP)。 定时器1,2 对EVA 定时器3,4对EVB
• 每个通用定时器包括: 一个16位增／减计数的计数器 TxCNT，可读写； 一个16位比较寄存器TxCMPR，可读写； 一个16位周期寄存器TxPR，可读写； 一个16位控制寄存器TxCON，可读写； 一个两定时器共用的全局通用定时器控制寄存器(GPTCONA/B) 可选择的内部或外部输入时钟， 用于内部或外部时钟输入的可编程的预定标器； 控制和中断逻辑, 用于4个可屏蔽中断——下溢、溢出、比较和周
• CAP1/QEP1 ——捕获单元1输入/正交编码电路输入1
• CAP2/QEP2 ——捕获单元2输入/正交编码电路输入2
•
——捕获单元3输入
• TCKINA
——EVA模块外部时钟输入
• TDIRA
——EVA模块外部计数方向控制输入
3. 事件管理器寄存器及其地址
• 每个事件管理器有寄存器 29个
➢ 根据GPTCONA／B位的设置不同, 相关的比较输出发生 跳变，或启动ADC
➢ 相应的中断标志将被置位； ➢ 如中断不屏蔽将产生外设中断请求
• 通过设置TxCON寄存器的相关位，可以使能或禁止 比较操作。
一、通用定时器寄存器
• 16位 周期寄存器 TxPR (x =1,2,3,4) • 通用定时器周期寄存器的值决定了定时器
7404h(T1CON),7408h(T2CON),7504h(T3CON),7508h(T4CON)
位12-11 —— TMODE1／TMODE0 计数模式选择 00 停止／保持 01 连续增／减计数模式 10 连续增计数模式 11 定向增／减计数模式
一、通用定时器寄存器
期中断； 可选择方向的输入引脚TDIRx
通 用 定 时 器 的 组 成 框
图
一、通用定时器寄存器
• 16位计数器 TxCNT (x =1,2,3,4) 特性： 计数方式： 增1计数 增1/减1计数 可读写；
一、通用定时器寄存器
• 16位比较寄存器 TxCMPR (x =1,2,3,4) 比较寄存器的值持续与计数器值进行比较，当发生匹 配时，将产生以下事件：
第八章 片内外部设备
• TMS320LF/LC240X片内外部设备： 1. 看门狗模块 (WD) 2. 数字输出/输入模块 (I/O) 3. 事件管理器模块 (EV) 4. 模数转换器 (ADC) 5. 串行通信接口模块 (SCI) 6. 串行外设接口模块 (SPI) 7. CAN总线控制模块 (CAN)
的周期; • 当周期寄存器的值和定时器计数器的值之
间产生匹配时：
➢ 通用定时器停止计数并保持其当前值， ➢ 根据计数方式执行复位为零或开始递减计数。
一、通用定时器寄存器
• 比较和周期寄存器的两级缓存 • 通用定时器的比较寄存器TxCMPR和周期寄存器TxPR是
带有缓冲（荫影周）期寄寄存存器器。TxPR的重载条件： • 任一时刻对比较寄仅存当器计T数xC寄M存PR器和Tx周C期NT寄为存零器时TxPR进行
的定时器周期和PWM的脉冲宽度。
一、通用定时器寄存器
• 通用定时器的输入 ➢ 内部CPU时钟； ➢ 外部时钟，从TCLKINA/B引脚，最大频率是CPU时钟
频率的1/4； ➢ 外部方向输入，从TDIRA/B引脚，选择通用定时器进
行增／减计数模式 ➢ 复位信号RESET。 ➢ 正交编码器脉冲电路，同时产生定时器的时钟和计数
写，都是把新值写到相应的荫影寄存器中去。只有在规定 的某一个特定事件发生时，荫影寄存器的内容才加载到工 作的比较寄存器TxCMPR和周期寄存器TxPR 中去。
（ 重载条件）
• 周期和比较寄存器的双缓存特点是：允许在一个周期中的 任何时候都可以更新周期和比较寄存器，这将改变下一个 周期的定时器周期和PWM的脉冲宽度。
结
构
正交编码 脉冲电路
捕获单元
2. 引脚 (EVA) (EVB相同)
• T1CMP/TIPWM ——通用定时器1比较/PWM输出
• T2CMP/T2PWM——通用定时器2比较/PWM输出
• PWM1,PWM2 ——全比较单元1的PWM输出
• PWM3,PWM4 ——全比较单元2的PWM输出
• PWM5,PWM6 ——全比较单元3的PWM输出
§8.1 事件管理器模块 (EV)
• 240x器件有两个事件管理模块EVA和EVB • EVA和EVB结构和功能相同 • 每个事件管理器模块的描述： 1. 组成
2个16位通用定时器 3个全比较单元和相应的脉宽调制电路 3个捕获单元 正交编码脉冲电路 中断逻辑
事
件
通用定时器1
管
理
全比较单元
器
的
通用定时器2
写，都是把计新数值器写的到值相与应周的期荫寄影存寄器存的器值中相去等。时只。有在规定 的某一个特定事件发生时，荫影寄存器的内容才加载到工
作的比较寄存器TxCMPR和周期寄存器TxPR 中去。
（ 重载条件）
• 周期和比较寄存器的双缓存特点允许 在一个周期中的任何 时候都可以更新周期和比较寄存器，这将改变下一个周期