VGA显示控制资料

基于FPGA 的VGA显示控制

摘要

VGA（Video Graphics Array）即视频图形阵列，是IBM公司1987年推出的一种传输标准，具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域得到了广泛应用。

本次课程设计是基于FPGA和主芯片为 EP4CE30F23C8N的ALTER公司的开发板Cyclone IV来实现的。数字图像信息在VGA接口显示器正确、完整地显示,涉及到时序的构建和数字图像信息的模拟化两方面,提出一种能够广泛应用的VGA显示接口方案,详细阐述了数字图像数据DA转化并输出到VGA接口显示器显示的方法,其中包括接口的硬件设计、视频DA转换器的使用方法、通过FPGA构造VGA时序信号的方法等等。方案可以应用于各种仪器,数字视频系统、高分辨率的彩色图片图像处理、视频信号再现等。

课设主要用到的芯片是ADV7123，它是一款高速、高精度数模转换芯片。拥有三路十位D/A转换器，能够将代表颜色的数据锁存到数据寄存器中，然后通过D/A 转换器转换成模拟信号输出，得到我们要的色彩。

VGA显示的硬件设计和原理

1.1 FPGA主芯片

课程设计所用开发板的主芯片是EP4CE30F23C8N——Cyclone IV，其由Altera公司开发，值得注意的是该开发板所支持的QUARTUS II的版本较高，并且11.0的版本较12.0的版本编译好的程序更好下载。

图-1

1.2 ADV7123

实现VGA的控制显示主要用到的芯片就是ADV7123，ADV7123由完全独立的三个I0位高速D/A转换器组成,RGB（红绿蓝）视频数据分别从R9~R0、G9~G0、B9~B0输入，在时钟CLOCK的上升沿锁存到数据寄存器中，然后经告诉D/A转换器转换成模拟信号。三个独立的视频D/A转换器都是电流型输出，可以接成差分输出，也可以接成单端输出。DE2-115上按单端输出，在模拟输出端用75欧姆电阻接地，以满足工业标准。低电平有效的BLANK信号为复合消隐信号，当BLANK为低电平时，模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略。BLANK和SYNC都是在CLOCK 的上升沿被锁存的。

图-2是ADV7123的功能原理图：

图-2

图-3是它的引脚图：

图-3

引脚功能描述：

G0-G9，B0-B9，R0-R9：像素数据输入端口，上升沿来临锁存数据；BLANK：复合空白信号控制输入；

CLOCK：65MHz时钟输入端口；

IOB，IOG，IOR：像素实时输出端口；

SYNC：复合同步控制输入。

图-4是ADV7123 的时序图：

图-4

开发板与显示器的端口连接：

连接头如图-5所示，15个管脚里面5个是最重要的，他们包括三个基本红、绿、蓝三条基本色彩线和水平与垂直两条控制线，有这5条控制线，我们可以在屏幕上显示多种颜色，在开发板上，红、绿、蓝三条基本色彩每条都由10条输入线控制，课设中用到其中8条，可以实现显示真彩色BMP图像

图-5

图-6是原理图：

图-6

2.同步时序的实现

2.1 VGA时序原理

我们常把要显示的数据如图像处理结果存放到存储器里,如果要把显示存储器里的图像在VGA接口显示器显示,大多情况下,扫描时序是需要我们构造的。以1024@768,59.94 Hz(60 Hz)为例。VGA工业标准规定,如图2,每场信号对应806个行周期,其中768行为图像显示行,每场有场同步信号,该脉冲宽度为6个行周期的负脉冲;每显示行包括1344点时钟,其中1024点为有效显示区,每行有一个行同步信号负脉冲,该脉冲宽度为136个点时钟。这样我们可以知道,行频为1344@59.94 Hz即80559 Hz,需要的点时钟频率为:806@1344@59.94 Hz约65 MHz。

图7 、8行场同步信号时序图

图-7

图-8

同步信号,如场同步、行同步、符合同步信号可以在FPGA里构建。选取65 MHz 的晶振作为点时钟CLOCK输入,将CLOCK输入到模等于1344的像素脉冲计数器中,当像素脉冲计数在0到136脉冲间输出低电平,其它输出高电平,以此作为行同步信号Hsys;然后以vga_hs行节拍为单位进行计数,当计到0到6时输出低电平,其它输出高电平,当计了806个行同步信号时,计数器清0,以此作为场同步信号vga_vs。

根据图-9，可以控制在屏幕上显示不同的图形，要注意行消隐和场消隐时间。

图-9

其中行时序和场时序都要产生同步脉冲（sync a）、显示后沿（back porch b）、显示时序段（displayinterval c）和显示前沿4个部分，各部分所占的时间如上图所示。

2.2软件实现

（1）产生hs行同步脉冲，宽度136pix；

if(hcnt[10:8]==3'd0&&(hcnt[7]==1'b0||hcnt[7:4]==4'd0)) //-- 0~135

begin

vga_hs <= 1'b0;

end

else

begin

vga_hs <= 1'b1;

end

（2）产生vs场同步脉冲, 宽度 6个vgahs宽度；

if(vcnt[9:3]==7'd0&&vcnt[2:1]!=2'b11) //-- 0~5

begin

vga_vs <= 1'b0;

end

else

begin

vga_vs <= 1'b1;

end

3.总体设计

总体设计一共包含4个模块，包含2个分频模块，1个计数模块，1个控制显示模块，具体设计如下：

（1）由于系统时钟为50MHz，但是要65MHz的输入时钟，可以通过锁相环，比例为13/10，具体方法：

Tools->MagaWizard Plug-In Manager->Create a new custom megafuction

variation->ALTPLL->Verilog HDL

另外还要设计一个50M分频来控制每幅画面显示的时间，代码如下：

module div50M(

clkin,

clkout

);

input clkin;

output clkout;

reg clkout;

reg [25:0]cnttemp;

always @(posedge clkin )

begin

if(cnttemp==49999999)

begin

cnttemp <= 1'b0;

end