第五章 存储器及其接口技术

尽管这些芯片的容量不同但其工作原理及读写方式基本相
同，下面以INTEL27128为例，介绍EPROM的主要特性。
EPROM-27128
EPROM
EPROM: read
EPROM: program
EEPROM
电擦除编程只读存储器E2PROM E2PROM 的工作原理与 EPROM 类似，它是 在 EPROM 基础上改进而形成一种新技术产 品。 E2PROM的擦除不需要专用的擦除器，擦除 和编程均可以在线完成。
RAS (New Bank)
CAS
x
Precharge
Burst READ
CAS Latency
Micron 128M-bit dram (using 2Meg16bit4bank ver)
– Row (12 bits), bank (2 bits), column (9 bits)
37
200MHz Clock
E2PROM: 2816
E2PROM: 2816
5.4 随机存取存储器RAM
静态RAM：Static RAM, SRAM
– 异步静态RAM: asynchronous SRAM 独立的时钟频率，读写受控于地址线与控制使 能信号。
– 同步静态RAM: synchronous SRAM
所有工作是时钟脉冲边沿开始，地址线、数据线、 控制线均与时钟脉冲配合。
DRAM 控制器
仲裁功能 当来自 CPU 对内存的正常读写请求和来
自刷新电路的刷新请求同时出现时，仲裁电路要作 出仲裁，原则上，CPU 的读写请求优先于刷新请求。 内部的“读写和刷新的仲裁和切换”电路一方面会 实现仲裁功能，另一方面完成总线地址和刷新地址 之间的切换。
DRAM举例：MT48LC4M32
Double-Data Rate (DDR2) DRAM
Row
Column
Precharge
Row’
Data
[ Micron, 256Mb DDR2 SDRAM datasheet ]
400Mb/s Data Rate
38
DDR vs DDR2 vs DDR3 vs DDR4
基本原理相同，主要提高的是 接口速率
SRAM是比DRAM更为昂贵，但更为快速、非常 低功耗（特别是在空闲状态）。SRAM比DRAM 的占用面积更大，因而不适合用于更高储存密度 低成本的应用，如PC内存。 SRAM集成于芯片内
• 作为微控制器的RAM或者cache（通常从32 bytes 到128 kilobytes） • 作为强大的微处理器的主cache，如x86系列与许 多其它CPU（从8 kB到几MB量级） • 作为寄存器
内部寄存器组－Cache－内部存储器－辅助存储器 内存的分区结构－内存分为
基本内存：00000H～9FFFFH，640KB，DOS系统； 高端内存：A0000H～FFFFFH，384KB，系统ROM、 缓冲区； 扩充内存：CPU直接寻址范围之外的物理存储器，通过 扩充内存管理软件EMM来管理，将其映射到高端内存中； 扩展内存：1MB以上可直接访问的物理存储器；
只读存储器ROM
掩膜ROM: mask programmed ROM
厂商根据用户数据刻录固定数据到ROM中；无法修改。
可编程ROM: Programmable ROM, PROM

用户按需要一次性写入数据，无法反复修改。
可重复擦写的只读存储器EPROM
EPROM信息的存储是通过电荷分布来决定的，编程过程就是 电荷注入的过程，编程结束后撤除电源，但由于绝缘层包围， 注入的电荷无法泄漏，存储信息不会丢失。
擦除信息时，利用紫外线照射芯片上方的石英玻璃窗口，浮 栅中的电荷会形成光电流泄漏， ，内部的电荷分布被破坏， 使电路恢复为初始状态。
EPROM
INTEL公司的EPROM
2716 ， 2732 ， 27128 ， 27256 ， 27512 ，它们的存储容量
分别为2K、4K、16K、32K、64K，Byte； 它们之间的管脚排列有一定兼容性。
掩膜ROM: mask programmed ROM;
可编程ROM: Programmable ROM, PROM; 可擦除的PROM: Erasable PROM, EPROM;
电擦除的PROM: Electrically Erasable PROM, E2PROM/EEPROM;
闪烁存储器FLASH, NOR flash/NAND flash; 串行EEPROM
16位微机系统的内存组织
8086有20根地址线，寻址1MB存储空间00000H～ FFFFFH；
由两个512KB的存储器组成： 奇地址存储器（高字节存储器），与数据总线高 8位相连； 偶地址存储器（低字节存储器），与数据总线低 8位相连； 两个存储器均和地址线A19～A1连接； 16位 CPU 对存储器访问时，分为按字节访问和按 字访问两种方式。按字节访问时，可只访问奇地址 存储体，也可只访问偶地址存储体。
5.2 存储器主要性能指标
1 存储容量 (memory size)
存储容量是指存储器芯片中所包含的存储单元（Memory cell） 数。半导体存储单元通常以字节为单位，人们通常说的存储 单元都是指的字节单元。
2 速度/存取时间 (Access time)
存取时间是存储器的最重要的性能指标，是读写存储器中某 一存储单元所需时间，一般指存储器接收到稳定地址信号到 完成操作的时间。
存储器主要性能指标
3 易失性 (volatile)
断电后存储内容是否丢失。 volatile; nonvolatile
4 只读性 (read only)
ROM read only memory; RAM random access memory;
5 功耗 (power)
5.3 只读存储器
动态RAM：Dynamic RAM, DRAM
利用电容内存储电荷的多寡来代表一个二进制比特 （bit）是1还是0。由于在现实中电容会有漏电的 现象，因此电容经常周期性地充电，因此被称为 “动态”存储器。
5.4 随机存取存储器RAM
DRAM的优势在于结构简单——每一个比特的数 据都只需一个电容跟一个晶体管来处理，相比之 下在SRAM上一个比特通常需要六个晶体管。
16位微机系统的内存组织
BHE#作为片选信号连接奇地址存储器，A0 则作为 另一个片选信号连接偶地址存储器。
16位微机系统的内存组织
按字访问时，有对准状态和非对准状态。
– 在对准状态，1 个字的低 8 位在偶地址体中，高 8位在 奇地址体中，这种状态下，当 A0 和BHE均为 0时，用 1 个总线周期即可通过D15～ D0 完成 16位的字传输。 – 在非对准状态，1个字的低 8位在奇地址体中，高 8位在 偶地址体中，此时，CPU 会自动用两个总线周期完成 16位的字传输，第一个总线周期访问奇地址体，在 D15 ～ D8 传输低 8位数据，第二个总线周期访问偶地址体 ，在 D7～ D0传输高 8位数据。
– CS#片选： 低有效，允许对存储器读写； – R/W#读/写：读/写控制信号，高电平为读，低电平为写； – OE#输出使能：在读存储器周期中，OE为低电平允许输出 数据。
SRAM
静态存储器时序图
对设计者来说最感兴趣的是存储器参数时序图，因为 时序图描述存储器读写周期中的各控制信号产生的时 间。系统设计者关心地址总线、数据总线和存储器控 制信号之间的相互关系。
SRAM读周期时序图
SRAM写周期时序图
5.4.2动态随机存储器（DRAM）
DRAM 是利用电容存储电荷的 原理来保存信息的，它将晶体 管结电容的充电状态和放电状 态分别作为 1和 0；最简单的 DRAM 单元只需 1个管子构成， 这使 DRAM器件的芯片容量很 高，而且功耗低；
由于电容会逐渐放电，所以对 DRAM 必须不断进行读出和再 写入，以使泄放的电荷得到补 充，也就是进行刷新。一次刷 新过程实际上就是对存储器进 行一次读取、放大和再写入， 由于不需要信息传输，所以， 这个过程很快。
微型机存储器分类：
按在系统中位置：内部存储器、外部存储器； 按制造工艺：双极型、MOS、铁电； 易失性：非易失性、易失性； 可读写性：只读存储器(ROM)、可读写存储器； 读写顺序：顺序读写存储器、随机存储器(RAM)； 动态/静态，异步/同步，串行/并行……
半导体存储器行列结构
MT48LC4M32
MT48LC4M32
初始化：Initialization
在正常操作之前进行； 通过LOAD MODE REGISTER command对模式寄 存器（Mode Register）编程；
MT48LC4M32
命令：Commands
SDRAM 时序(Single Data Rate)
非对准状态是由于提供的对字访问的地址为奇地址 造成的。在字访问时，CPU把指令提供的地址作为 字的起始地址，为了避免这种非对准状态造成的周 期浪费，程序员编程时，应尽量用偶地址进行字访 问。
row select
bit
DRAM 本身一般带有 片内刷新电路。
1977: DRAM 比CPU更快
从1980年代开始, CPU超过DRAM
DRAM结构
DRAM 的刷新
刷新的方法有多种，常用的是“只有行地址 有效”的方法。刷新时，存储体的列地址无 效，一次选中存储体中的一行进行刷新。
具体执行时，每当一个行地址信号RAS有效 选中某一行时，该行的所有存储单元都分别 和读出放大电路接通，在定时时钟作用下， 读出放大电路分别对该行存储单元进行一次 读出、放大和重写，即进行刷新； 只要在刷新时限 2ms中对 DRAM 系统进行 逐行选中，就可实现全面刷新。
E2PROM
以INTEL2816为例说源自文库E2PROM的基本特点和应用 方法。
2816的基本特点 – 2816是容量为2K×8bit的电擦除PROM，它的管 脚排列与EPROM2716一致。 – 2816的存储时间为250ns, 可以按字节为单位进 行擦除和编程，擦除和编程只用CE#、OE#两个 信号来控制，一个字节的擦除时间为10ms，整片 擦除时间也是10ms，擦除和编程均在线进行。
5.4.1 SRAM
以双稳态触发器作为基本存储单元；
容量较小； 功耗较大；
控制简单，不需要刷新；
62256结构
SRAM
62256共有28条引脚，其中有:
15根地址线，可访问215=32768（32K）存储单元； 8根数据线以及两根电源线；
有三个控制引脚控制对存储器的读写。包括：
计算机原理与应用
第五章 存储器及其接口技术
李海 haili@bit.edu.cn
北京理工大学 信息与电子学院
第五章 存储器及其接口技术
5.1 存储器概述 5.2 存储器主要性能指标 5.3 只读存储器 5.4 随机读写存储器 5.5 微型机系统的存储器体系结构 5.6 存储器应用设计
5.1 存储器概述
延迟方面没有什么提高
– CAS会增加
内部传输需要增加带宽 DDR4 (2016年可能会普及)
– Samsung,…
– 目前达到：17Gb/s – 数据发送率： 2133MT/s~4266MT/s
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DRAM 功耗
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5.5 微型机系统的存储器体系结构
层次化总体结构：把各种不同速度、不同容量、不 同存储技术的存储设备分为几层，通过硬件和管理 软件组成一个既有足够大的存储空间，又能满足存 取速度要求而且价格适中的整体。
DRAM 控制器
为了实现刷新，DRAM 控制器具有如下功能：
时序功能 DRAM 控制器需要按固定的时序提供行 地址选通信号RAS，为此，用一个计数器产生刷新 地址，同时用一个刷新定时器产生刷新请求信号， 以此启动一个刷新周期，刷新地址和刷新请求信号 联合产生行地址选通信号RAS，每刷新一行，又产 生下一个行地址选通信号。 地址处理功能 DRAM 控制器一方面要在刷新周期 中顺序提供行地址，以保证在2ms中使所有的 DRAM 单元都被刷新一次，另一方面，要用一个多 路开关对地址进行切换，因为正常读写时，行地址 和列地址来自地址总线，刷新时只有来自刷新地址 计数器的行地址而没有列地址，总线地址则被封锁。