触发器的逻辑功能及其描述方法
数电第4章触发器课件

与该当前的输入信号有关,而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 1.概念:
FF: (Flip-Flop, 简称FF)能够存储1位二进制信号 的基本单元电路。
2.特点: (1)有两个稳定的状态:0状态和1状态。 (2)在触发信号控制下,根据不同输入信号可置成 0或1状态。 (触发信号为时钟脉冲信号)
第4章 触发器
4.1 概述
4.2 基本SR触发器(SR锁存器)
4.3 同步触发器(电平触发)
4.4 主从触发器(脉冲触发)
4.5 边沿触发器(边沿触发) 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器: 时序逻辑电路: 工作特征:时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础,增加两个与非门。
置1端 时钟信号 (高电平有效) (同步控制)
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时: 有 SD’ =RD’=1, 则Q、Q’不变。 分析CLK=1时: (1)S=R=0时,有SD’ =RD’=1:Q、Q’不变(保持原态) (2)S =0, R=1:输出Q=0, Q’=1 (置0状态) (3)S =1, R=0:Q=1, Q’=0 (置1状态) (4)S=R=1:Q=Q’=1(未定义状态)
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
描述触发器的逻辑功能的方法有

描述触发器的逻辑功能的方法有触发器是数据库中的一个重要概念,它具有逻辑功能,可以在特定事件发生时自动执行相应的操作。
触发器可以用于确保数据库的完整性、约束条件的执行以及触发特定的业务逻辑等。
本文将详细介绍触发器的逻辑功能,并从创建触发器到触发器的应用等方面进行阐述。
首先,触发器的逻辑功能主要包括以下几个方面:1. 数据完整性:在数据库系统中,我们希望数据的完整性得到保证,以避免数据异常和错误。
触发器可以用于实现数据完整性的约束条件。
比如,当插入、更新或删除某条数据时,可以通过触发器来强制执行一些条件,确保数据的完整性。
例如,我们可以创建一个触发器,监测在向某个表中插入数据时是否满足某些条件,如果不满足,则禁止插入操作。
2. 约束条件的执行:数据库系统中的约束条件是一组用于描述数据合法性的规则。
通过使用触发器,我们可以在数据发生变化时,自动执行约束条件。
比如,在某个表中创建了一个唯一性约束,防止重复数据的插入。
在插入或更新数据时,触发器可以检查是否违反唯一性约束条件,如果违反,则拒绝操作。
3. 触发特定的业务逻辑:触发器还可以用于触发特定的业务逻辑。
比如,当插入某个表的数据时,触发器可以根据插入的数据自动执行一些计算操作,计算出一些相关的结果,并将计算结果存储到其他表中。
这样,我们可以在触发器中实现业务逻辑的自动计算,提高数据处理的效率和准确性。
接下来,让我们来看看如何创建触发器及其使用方法。
创建触发器的基本语法如下:CREATE TRIGGER trigger_name{BEFORE AFTER} {INSERT UPDATE DELETE}ON table_nameFOR EACH ROWBEGIN触发器的执行逻辑END其中,`trigger_name` 是触发器的名称,`BEFORE` 或`AFTER` 表示触发器执行的时机,`INSERT`、`UPDATE` 和`DELETE` 表示触发器所绑定的事件类型,`table_name` 是触发器关联的表名。
第五章 触发器

图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP
D
Q
n
Q n 1
0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
(1)CP=0,状态不变。
(2)CP=1,工作,同SR锁存器一样约束条件为:SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中,有时还需要CP信号到 来之前将触发器预先置成指定的状态,为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端,如下页图:1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0:基本RS触发器的状态通过A,A’得以保持。
CP变为高电平以后:门 B,B’ 首先解除封锁,若此时输入 为J=1,K=0,则P=0,P’=1 ,…状 态无影响。 CP下降沿到达时:门 B,B’ 首先封锁,P,P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法
第5章 触发器

山东大学(威海)机电与信息工程学院 邹晓玉 25
主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能 保持 保持 置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式, 并化简为最简形式,即特 性方程
山东大学(威海)机电与信息工程学院 邹晓玉 17
为适应单输入信号的需要,电平触发的SR触发器 可做成如下的电平触发的D触发器(D锁存器):
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功 能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发;CP=0时不动作; D=0时,触发器置0; D=1时,触发器置1。
山东大学(威海)机电与信息工程学院 邹晓玉 18
例:已知电平触发的SR触发器的输入信号波形,画出的输出 波形 。设触发器初始状态为0。 保持原态 使输出全为1 Reset Set
CP R
S Q
Q
山东大学(威海)机电与信息工程学院 邹晓玉 19
CP撤去后 状态不定
电平触发的触发器的空翻现象 电平触发的触发器在一个CP脉冲作用期间,出现两次或 两次以上翻转的现象称为空翻。 电平触发的SR触发器, CP=1期间,输入信号仍 直接控制触发器输出端 状态。 CP=1时,S、R状态多次 变化,触发器输出状态随 着变化,触发器的抗干扰 能力较差。
0
1
1
0
1
0
数字电子技术基础4

0 1 0 1
0 1 1 0
每输入一个脉 冲,输出状态 改变一次
T=1时, 翻转。
Q n1 Q n
如果将T恒接高电平,就构成了一种特殊的触发器T’,它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力,希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里,重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意:在CP的一个变化周期中,触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效; 2)表中*表示:若 R、S 端同时触发, 则在CP回到0后,输出状态不定; 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中,如果要求某些触发器在同一时刻动作,就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号,或时钟信号, 或时钟脉冲,简称时钟,用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意:用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行,否则在SD、RD 返回高电平以后,无法保存预置 的状态。
二. 动作特点
触发器的逻辑功能及其描述方法

S CI R
0
S
R
0 1 0 CP
3) 主从SR触发器·特征表
CP
S
R Qn Qn+1
功能
×
×
××
Qn
Q n1 Q n 保持
0
0
0
0
Q n1 Q n 保持
0
0
1
1
0
1
0
0
Q n1 0 置 0
0
1
1
0
1
0
0
1
Q n1 1 置 1
1
0
1
1
1
1
0 不定
1
1
1 不定
不允许
主从SR触发器真值表 (只在CP从1变为0时有效)
G1 &
& G2
G3 & 从触发器 & G4 CP
Qm
Qm
G5 &
& G6 1 G9
G7 & 主触发器 & G8
S
R CP
1) 电路构造 从触发器
主触发器
Q
Q
Q
Q
F从
S CI R
CP
Q
Q
F主
S CI R
S
R
CP
互补时 钟控制 主、从 触发器 不能同 步翻转
1
2) 工作原理
Q
Q
CP=1时 F从封锁
R=1时, 将使触发器 置“1”或称 为置位。
触发器保持
“1”态不
1 Q变
Q0
1.
.0
& G1
& G2
0 S0
1 R1
模块八检测题(答案)

模块八检测题答案(一) 填空题:1.触发器的逻辑功能通常可用、、和等多种方法进行描述。
(功能真值表,逻辑函数式,状态转换图,时序波形图)2.组合逻辑电路的基本单元是,时序逻辑电路的基本单元是。
(门电路,触发器)3.触发器具有“空翻”现象,且属于触发方式的触发器;为抑制“空翻”,人们研制出了触发方式的JK触发器和D触发器。
(钟控RS,电平,边沿)4.JK触发器具有、、和四种功能。
欲使JK触发器实现n+1的功能,则输入端J应接,K应接。
n QQ=(置0 ,置1 ,保持,翻转,1 ,1 )5.同步RS触发器的状态变化是在时钟脉冲期间发生的,主从RS 触发器的状态转变是在时钟脉冲发生的。
(CP=1, 下降沿)6.时序逻辑电路按各位触发器接受信号的不同,可分为步时序逻辑电路和步时序逻辑电路两大类。
在步时序逻辑电路中,各位触发器无统一的信号,输出状态的变化通常不是发生的。
(时钟脉冲控制,同,异,异,时钟脉冲控制,同一时刻)7.分析时序逻辑电路时,首先要根据已知逻辑的电路图分别写出相应的方程、方程和方程,若所分析电路属于步时序逻辑电路,则还要写出各位触发器的方程。
(驱动,输出,次态,异,时钟脉冲)8.寄存器可分为寄存器和寄存器,集成74LS194属于移位寄存器。
用四位移位寄存器构成环行计数器时,有效状态共有个;若构成扭环计数器时,其有效状态是个。
(数码,移位,双向,4 ,8 )9.74LS194是典型的四位型集成双向移位寄存器芯片,具有、并行输入、和等功能。
(TTL,左移和右移,保持数据,清除数据)10.逻辑图输入端子有圆圈的表示触发,输出端子有圆圈的表示;不带三角符号的表示方式,带三角符号的表示方式;带三角符号及圆圈的表示触发,有三角符号不带圆圈的表示触发。
(低电平,“非”,电位触发,边沿触发方式,下降沿,上升沿)(二)判断题(错)1.基本的RS触发器具有“空翻”现象。
(错)2.钟控的RS触发器的约束条件是:R+S=0。
数字电路与逻辑设计第4章触发器(Flip Flop)

4.1 概述
一、触发器概念
Flip - Flop,简写为 FF, 又称双稳态触发器。
触发器是一种具有记忆功能,能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入,两个互反的输出(Q和Q)。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器,是触发器中最简 单的一种,也是各种其他类型触发器的基本组成部分。
一、TFF
(1)功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
(2)特征方程
Qn1 TQn TQ n T Qn
说明:(1)一般不单独生产,由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路,每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号:
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程: 功能表:
一、TFF
三、TFF和TFF
在数字电路中,凡在CP时钟脉冲控制下,根据输入 信号T取值的不同,具有保持和翻转功能的电路,即当 T=0时能保持状态不变,T=1时,每来一个CP的上升沿 (或下降沿),触发器的状态就翻转一次。
1
(6). 波形图 又称时序图,它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻,输入都能直接改变输出的状态。
2.钟控原理
数字电子技术4

数字电子技术4
(三)基本 RS 触发器的优缺点
优点 电路简单,是构成各种触发器的基础。 缺点 1. 输出受输入信号直接控制,不能定时控制。
2. 有约束条件。
数字电子技术4
二、同步触发器 Synchronous Flip - Flop
实际工作中,触发器的工作状态不仅要由触发输入 信号决定,而且要求按照一定的节拍工作。为此,需要 增加一个时钟控制端 CP。
特性表
J K Qn Qn+1 00 0 0 00 1 1 01 0 0 01 1 0
10 0 1 10 1 1 11 0 1 11 1 0
特性方程
J=0 K =×
驱动表
Qn Qn+1 J K 0 0 0× 0 1 1× 1 0 ×1 1 1 ×0
状态转换图 J=1 K =×
0
1
J =× K=0
无约束条件
(二)同步 D 触发器 1. 电路结构、逻(辑二符)号同和步逻辑D功触能发器
Q
Q
Q
Q
1S C1 1R
1D C1
CP D CP
D 称为 D 功能
特点:Qn+1 跟随 D 信号
同步 D 触发器功能表
CP D Qn+1 说明
1 0 0 置0 1 1 置1
0
Qn 不变
数字电子技术4
[例] 试对应输入波形画出下图中 Q 端波形(设触发器
数字电子技术4
一、基本 RS 触发器 Basic Flip - Flop
(一)由与非门组成的基本 RS 触发器
当 Sd=0 时, Qn=1,Qn=0
当Sd=1时, Qn=0,Qn=1
触发器

第四章 触发器
触发器:
具有记忆功能的基本逻辑单元,能接收、保存和输出数码0、1。 输出状态不只与现时的输入有关,还与原来的输出状态有关; 各类触发器都可以由门电路组成。 学习要点: 基本触发器电路组成原理、特点及逻辑功能分类;
集成触发器几种结构形式、工作原理、动态特性及逻 辑功能转换方法;
第四章 触发器
国际逻辑符号
一、 TTL集成JK触发器:
1、主从触发型JK触发器:
(2)、动作特点: 翻转分两步:在CP=1时, 主触发器接收输入信号J, K,置成相应的状态 ,从 触发器输出端状态不变; CP下降沿到来,从触发器 按照主触发器的状态翻转。 CP=1的全部时间里,输 入信号都将对主触发器起 控制作用。 缺点:当CP的下降沿到达时,从触发器的状态并不一 定按此时刻输入信号的状态翻转。必须考虑CP=1的全部时 间里输入信号的变化过程。抗干扰能力也有待提高。
S d 1, Rd 0
__ __
__
__
复位
一、 TTL集成JK触发器:
1、主从触发型JK触发器工作原理:(1) S d Rd 1
1 0
__ __
J
1
& G7 0
1 & G5
& G3
Q’
Q
& G1
Q0
1 K
1 0 CP
& G8 1 0
& G6 0 主触发器 1 G9 0
& G4
第四章 触发器
..
. . .
组 合 时 逻 序 辑 逻 电 路 辑
门电路
当时的 输出
电 路 记忆元件
触发器
常用时序逻辑器件:锁存器、寄存器、计数器、序列信号 发生器等,而其基本组成单元都是双稳态触发器
RS触发器工作原理及逻辑功能

RS触发器编辑本段基本RS电路结构把两个与非门G1、G2的输入、输出端交叉连接,即可构成基本RS触发器,其逻辑电路如图7.2.1.(a)所示。
它有两个输入端R、S和两个输出端Q、Q非。
工作原理基本RS触发器的逻辑方程为: Q(n+1)=S+R非·Q(n)[1]约束方程:R·S=0[1]根据上述两个式子得到它的四种输入与输出的关系:1.当R端无效(0),S端有效时(1),则Q=1,Q非=0,触发器置1。
2.当R端有效(1)、S端无效时(0),则Q=0,Q非=1,触发器置0。
RS触发器(10张)如上所述,当触发器的两个输入端加入不同逻辑电平时,它的两个输出端Q和Q 非有两种互补的稳定状态。
一般规定触发器Q端的状态作为触发器的状态。
通常称触发器处于某种状态,实际是指它的Q端的状态。
Q=1、Q非=0时,称触发器处于1态,反之触发器处于0态。
S=1,R=0使触发器置1,或称置位。
因置位的决定条件是S=1,故称S 端为置1端。
R=1,S=0时,使触发器置0,或称复位。
同理,称R端为置0端或复位端。
若触发器原来为1态,欲使之变为0态,必须令R端的电平由1变0,S端的电平由0变1。
这里所加的输入信号(低电平)称为触发信号,由它们导致的转换过程称为翻转。
由于这里的触发信号是电平,因此这种触发器称为电平控制触发器。
从功能方面看,它只能在S和R的作用下置0和置1,所以又称为置0置1触发器,或称为置位复位触发器。
其逻辑符号如图7.2.1(b)所示。
由于置0或置1都是触发信号低电平有效,因此,S端和R 端都画有小圆圈。
3.当RS端均有效时,触发器状态保持不变。
触发器保持状态时,输入端都加非有效电平(高电平),需要触发翻转时,要求在某一输入端加一负脉冲,例如在S端加负脉冲使触发器置1,该脉冲信号回到高电平后,触发器仍维持1状态不变,相当于把S端某一时刻的电平信号存储起来,这体现了触发器具有记忆功能。
4.当RS端均无效时,触发器状态不确定在此条件下,两个与非门的输出端Q和Q非全为1,在两个输入信号都同时撤去(回到1)后,由于两个与非门的延迟时间无法确定,触发器的状态不能确定是1还是0,因此称这种情况为不定状态,这种情况应当避免。
数字电子技术教案之十

第4章集成触发器内容提要4.1 概述一、触发器的概念触发器有三个基本特性:二、触发器的两个稳定状态1状态:0状态:三、触发器的逻辑功能描述:四、触发器的分类:4.2 触发器的基本形式4.2.1 基本RS触发器一、由与非门组成的基本RS触发器1.电路结构2.逻辑功能3.特性表二、由或非门组成的基本RS触发器4.2.2 同步触发器一、同步RS触发器1.电路结构2.逻辑功能3.驱动表4.特性方程5.状态转换图第4章集成触发器内容提要触发器:具有记忆功能的基本逻辑单元。
基本RS触发器的电路结构、工作原理、逻辑功能。
各种触发器的逻辑功能、触发方式。
简单介绍触发器的应用。
4.1 概述一、触发器的概念复习:组合电路的定义?构成其电路的门电路有何特点?组合电路与时序电路的区别?门电路:在某一时刻的输出信号完全取决于该时刻的输入信号,没有记忆作用。
触发器:具有记忆功能的基本逻辑电路,能存储二进制信息(数字信息)。
触发器有三个基本特性:(1)有两个稳态,可分别表示二进制数码0和1,无外触发时可维持稳态;(2)外触发下,两个稳态可相互转换(称翻转),已转换的稳定状态可长期保持下来,这就使得触发器能够记忆二进制信息,常用作二进制存储单元。
三、触发器的逻辑功能描述:特性表、激励表(又称驱动表)、特性方程、状态转换图和波形图(又称时序图)四、触发器的分类:根据逻辑功能不同:RS触发器、D触发器、JK触发器、T触发器和触发器等。
触发方式不同:电平触发器、边沿触发器和主从触发器等。
电路结构不同:基本RS触发器,同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。
4.2 触发器的基本形式4.2.1 基本RS触发器一、由与非门组成的基本RS触发器1.电路结构电路组成:两个与非门输入和输出交叉耦合(反馈延时)。
如图4.2.1(a)所示。
逻辑符号:图(b)所示。
2.逻辑功能复习:与非门的逻辑功能?用DLCCAI或EWB演示基本RS触发器的逻辑功能。
数电第五章触发器

例5.3.1 对于同步SR触发器,电路、时钟及输入端波形如图 5.3.3所示,若Q =0 ,试画出Q和 Q 的波形 。 5.3 电平触发的触发器 解:输出波形如图5.3.3所示 图5.3.3
5.3 电平触发的触发器
例5.3.2电路如图5.3.4所示,已知S、R、RD和CLK的 波形,且SD=1,试画出Q和Q 的波形。
注:在有些集成触发器中, 输入端J和K不止一个,这 些输入端是与的关系。如图 5.4.6为其逻辑符号图。
分两步动作:第一步在CLK =1时,主触发器受输入信 号控制,从触发器保持原态; 第二步在CLK 到达后,从 触发器按主触发器状态翻转, 故触发器输出状态只能改变 一次;
主从JK触发器在CLK=1期 间,主触发器只可能翻转一 次,因为收到反馈回来的输 出端的影响,故在CLK=1 期间若输入发生变化时,要 找出CLK 来到前的Q 状 态,决定Q*
点 , 在 基
、 逻 辑 功
, 介 绍 触
SR
分 -
各 类 触 发
的触的本
描发功章
述电能重
等平表点 。、、是
状逻各 态辑触 方符发 程号器
、
本章的内容
1
概述
2
SR锁存器
3
电平触发的触发器
4
脉冲触发的触发器
5
边沿触发的触发器
6
五. 触发器的逻辑
功能及其描述
方法 5.7 触发器的
动态特性
1.触发器:
1 1 1 1 1*
5.3 电平触发的触发器
在某些应用场合,有时需要在时钟CLK到来之前,先将
触发器预置成制定状态,故实际的同步SR触发器设置了异步
置位端S D和异步复位端R D,其电路及图形符号如图5.3.2
闫石数字电路第5章

特性方程: 特性方程:
Q* = S + R′Q SR = 0
基本RS触发器动作特点 基本 触发器动作特点: 触发器动作特点 输入信号在全部作用时间内都直接改变 输出端Q和 的状态。 输出端 和Q′的状态。
例5.2ห้องสมุดไป่ตู้1
1 1 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 0 1 1 0 1 1
1 0 1 0 1
四、边沿触发的触发器
1.用两个电平触发 触发器组成的边沿触发器 用两个电平触发D触发器组成的边沿触发器 用两个电平触发
上升沿触发 逻辑符号
复位端的CMOS边沿触发 触发器 边沿触发D触发器 带异步置位 、复位端的 边沿触发
异步置位端(高 异步置位端( 电平有效) 电平有效)
异步复位端( 异步复位端(高 电平有效) 电平有效)
例5.4.3 第三个CLK=1期间, 第二个CLK=1期间, = 期间, 期间, 第三个 第二个 期间 期间 Q=1,J=0,K=1,主触 Q=0,J=K=1,主触发 , 主触 主触发 发器被置0; 器被置1,虽然CLK 发器被置 ;虽然 器被置 ,虽然 CLK下降沿到达时 下降沿到达时 下降沿到达时又回到 又回到K=0,但从触 J=0,从触发器保持输 又回到 从触发器保持输 但从触 发器输出Q 出Q*=1。 发器输出 *=0. 。
2.维持阻塞边沿触发器 维持阻塞边沿触发器
多输入端
低电平有效
上升沿触发
3.利用传输延迟时间的边沿触发器 利用传输延迟时间的边沿触发器 特性表
下降沿触发
边沿触发器动作特点: 边沿触发器动作特点 触发器的次态仅仅取决于时钟信号的上 升沿(下降沿)到达时输入的逻辑状态, 升沿(下降沿)到达时输入的逻辑状态,而 在这以前或以后, 在这以前或以后,输入信号的变化对触发器 输出的状态没有影响。 输出的状态没有影响。
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1 1 不定
不允许
电平触发SR触发器真值表
Qn—时钟到来前触发器的状态 Qn+1—时钟到来后触发器的状态
二、动作特点: 1.在CP=0期间,G3、G4被封锁,触发器状
态不变。 2.在CP=1的全部时间里R 和S的变化都将引
起触发器的输出状态的变化。
触发方式:电平触发方式
存在问题 CP=1期间内若输入信号多次发生变化,
触发器的分类:
按 电平触发
触
发
方
式
脉冲触发
可
分
为
边沿触发
触发器的分类:
按
RS触发器
逻
辑 功
JK触发器
能
可
D触发器
分
为
T和T'触发器
5.1 SR锁存器
1.由或非门组成的SR锁存器
2.由与非门组成的SR锁存器
一、电路结构与工作原理
正常情况下, 两输出端的状态 保持相反。通常
以Q端的逻辑电
平表示触发器的
则触发器的输出状态也会发生多次翻转。
例1:画出电平触发SR 触发器的输出波形。
CP S R Q0 Q1
不定 不定
真值表
S R Qn+1 0 0 Qn 01 0 10 1 1 1 不定
CP高电平时触发 器状态由R、S确定
例2:画出电平触发SR触发器的输出波形。 设触发器的初态为Q=0。
S R Qn+1 0 0 Qn 01 0 10 1 1 1 不定
. 若先翻
& G2 1
01 RD 1
& G4
S1
CP
1 0
R1
电平触发SR触发器特性表
CP
S
R Qn Qn+1
功能
0
×
××
Qn
Q n1 Q n 保持
1
0
0
0
0
Q n1 Q n 保持
1
0
0
1
1
1
0
1
0
1
Q n1 0 置 0
1
0
1
1
1
1
1
0
0
0
Q n1 1 置 1
1
1
0
1
0
1
1
1 0 不定
1
1
R=0时, 将使触发器 置“0”或称 为复位。
触发器保持
“0”态不
变
0Q
Q1
0.
.1
&G2 0
R0 复位端
(2) S=0, R = 1
设原态为“0” 态
翻转为“1” 态
0 Q
1.
& G1 0
0 S
1 Q
.0
& G2 1
1 R
设原态为“1” 态
结论: 不论 触发器原来 为何种状态, 当 S=0,
触发器保持
“1”态不
1Q 变
Q0
1.
.0
& G1 0
S1
& G2 1
R1
(4) S =0, R = 0
“1”态
当信号S = R = 0
Q
同时变为1时,由 于与非门的翻转
1
1.
时间不可能完全 相同,触发器状
& G1
态可能是“1”态, 11 10
也可能是“0”态,
1
不能根据输入信
S0
号确定。
Q 1
. 0 若先翻转
例1: 画出基本 RS 锁存器的输出波形
5.2 电平触发的触发器
一、电路结构与工作原理
带异步置1、置0输入端的电平触发SR触发器
一、电路结构与工作原理
Q
Q
基本SR锁存器
.
.
SD,RD 用于预置触 发器的初始状态,
工作过程中应处于 高电平,对电路工作 状态无影响。
& G1 1SD S'D
& G3
S
R
置0 置1
注意
正常工作时应遵守SR =0的约束条件 即不应加以 S = R =0的输入信号。
二、动作特点: 在基本RS 锁存器中,因输入信号直接
加在输出门上,所以输入信号在全部作用时 间里,都能直接改变输出端Q和Q的状态。
它是一种电平控制触发器。
R (Reset Direct)-直接置“0”端(复位端) S (Set Direct)-直接置“1”端(置位端)
而触发器的状 态由R,S的状 态决定。
& G1
& G2
1 SD
RD 1
打开 & G3
& G4
打开
S
1 CP
R
当 CP = 1 时
触发器状态由R,S 输入状态决定。
Q
.
& G1
Q
.
& G2
1 SD 1 (1) S=0, R=0 打开
& G3
1 RD 1 & G4
触发器保持原态
S0
1 CP
打开
R0
Q
(2) S = 0, R= 1
0.
触发器置“0” (3) S =1, R= 0
& G1 1 SD 1
& G3
Q
.1
& G2
0 RD 1 & G4
触发器置“1”
S0
1 CP
R1
(4) S =1, R= 1
Q=0 1 Q
若先翻
.
当时钟由 1变 0 后 触发器状态不定
& G1 1
1 SD 01
& G3
Q 1 Q=1
第五章 触发器
概述 5.1 SR锁存器 5.2 电平触发的触发器 5.3 脉冲触发的触发器 5.4 边沿触发的触发器 5.5 触发器的逻辑功能及其描述方法
概述
触发器是构成时序逻辑电路的基本单元电路。
触发器具有记忆功能,能存储一位二进制数码。
触发器有二个基本特性:
➢一定条件下,触发器可维持两种稳定状态(0、1) 一保持不变;分别用来表示逻辑0和逻辑1; ➢在适当的外加输入信号(外触发)作用下,可从一 种状态翻转到另一种状态;在输入信号取消后,能将 获得的新状态保存下来。
& G2 11
1 R0
若G1先翻转,则触发器为“0”态
与非门组成的基本 RS 锁存器的特性表
S
R
1
触发器置1
1
0
触发器置0
0
基本 RS 锁存器真值表
SR
Qn+1 功能
10 01
0 置0 1 置1
1 1 不变 保持
0 0 同时变 1后不确定
逻辑符号 QQ
SR
低电平有效
或非门组成的基本RS 锁存器的特性表
& G2 R'D RD1 & G4
导引电路
S
CP
R
时钟脉冲
当CP=0时
Q
Q
.
.
R,S 输入状态 不起作用。
& G1
& G2
触发器状态不变
1 SD 1
1 RD1
被封锁
注意:用 SD,RD 将触 发器置位或复位时,应
在CP=0时进行。
& G3
& G4
被封锁
S
0 CP
R
当 CP= 1 时
Q
Q
.
.
触发器的翻转 时刻受CP 控 制(CP高电 平时翻转),
R=1时, 将使触发器 置“1”或称 为置位。
触发器保持
“1”态不
1 Q变
Q0
1.
.0
& G1
& G2
0 S0
1 R1
置位端
(3) S =1, R = 1
设原态为“0” 态
保持为“0” 态
0Q
0.
& G1
1 1 S
Q1
.1
& G2
0 1
R
设原态为“1” 态
当 S=1, R=1时,
触发器保持 原来的状态, 即触发器具 有保持、记 忆功能。
状态,即Q=1, Q=0时,称为“1”
态;反之为“0” 态。
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
S 两输入端 R
触发器输出与输入的逻辑关系
(1) S=1, R = 0
设触发器原态 为“1”态。
翻转为“0”态
1Q
0.
& G1 1
1 S
Q0
.1
& G2 0
0 R
设原态为“0” 态
结论: 不论 触发器原来 为何种状态, 当 S=1,