【原创】锁相环PLL制作与调试要点
锁相环PLL（PhaseLockedLoop）
锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。
1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。
了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。
因此，振荡电路成为了时钟的来源。
振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。
它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。
2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。
可通过电压等控制振荡电路的频率。
2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。
但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。
可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。
哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。
PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。
PLL VCO技术经验总结
PLL,VCO技术经验总结锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成。
目前常用锁相环有整数分频和小数分频两种。
衡量锁相环性能的主要指标包括输出频率、跳频范围、跳频步进、锁定时间、相位噪声、杂散、频率稳定度和频率准确度等。
在设计PLL时，需要考虑方面很多，下面总结一些PLL设计的实际工程经验，方便PLL设计者参考。
（1）输出频率和跳频范围主要决定于VCO和鉴相器。
（2）环路外相位噪声主要决定于VCO。
（3）PLL的环路内相噪声可以根据以下公式估算：参考相噪+20lgN（N为倍频次数）。
（4）PLL的鉴相泄露杂散主要靠环路滤波器来抑制（5）PLL的电源要处理的很赶紧，否则会引起电源调制杂散，而落在环路内的电源调六、制杂散很难滤除（6）PLL的参考、鉴相、环路、VCO各模块之间要有良好的屏蔽和隔离，以防止电磁串扰和辐射产生的杂散（7）PLL环路在振动和高低温下容易产生杂散，这主要是由于参考晶体振荡下产生的相位抖动产生的杂散和温度变化导致的参考晶体以及环路带宽等的变化。
对于振荡杂散和高低温杂散我们要对参考晶体做减振处理以及PLL环路中选择温度特性高的元件。
（8）PLL的输出频率稳定度等于参考的频率稳定度（9）PLL的输出频率准确度等于N*参考频率准确度（N为倍频次数）（10）对于整数分频：跳频步进=鉴相频率=1/20到1/10的环路带宽，而环路带宽大则锁定时间小，环路带宽小则锁定时间大。
（11）对于小数分频：跳频步进≤鉴相频率=1/20到1/10的环路带宽，而环路带宽大则锁定时间小，环路带宽小则锁定时间大。
（12）根据经验环路滤波器相位裕量在时，锁定时间和过冲都可以设计的最小。
小于的相裕会产生过度的过冲和振铃，而大于则会导致一个过阻尼的环路，环路就会慢慢爬行到锁定。
PLL设计关键基础及基本参数确定方法
PLL设计关键基础及基本参数确定方法PLL（锁相环）是一种电路设计技术，用于将输入信号的频率和相位合成为与参考信号相同的输出信号。
它在各种应用领域中具有广泛的应用，包括通信系统、数据传输、时钟发生器、频率合成器等。
1.建立模型：确定所需的频率范围和准确度，并选择适当的振荡器作为参考信号源。
建立时钟和相位比较器的模型，以及低通滤波器等组成部分的模型。
2.频率范围和准确度：确定PLL所需的输出频率范围和准确度。
这取决于具体的应用需求，如通信系统中需要的频率范围和准确度。
一般来说，更高的频率范围和准确度要求会导致设计更复杂的PLL电路。
3.反馈环：选择适当的反馈环型式，如基本PLL、全数字PLL或混合模拟数字PLL。
这取决于应用需求和设计复杂度。
基本PLL适用于频率较低的应用，但对相位噪声较敏感。
全数字PLL则采用数字环路滤波器，具有更高的鲁棒性和可控性。
4. 相位锁定范围（Phase Locked Loop Range）：确定PLL的相位锁定范围，即输入信号的相位偏移量。
这取决于具体应用中的信号变化范围和要求。
较大的相位锁定范围会导致更高的设计复杂度。
5.闭环带宽：确定PLL的闭环带宽，即相位比较器输出与输出信号的相位偏差之间的关系。
较大的闭环带宽可以提供更高的锁定速度，但可能会导致更高的相位噪声。
6. 电源抑制比（Power Supply Rejection Ratio，PSRR）：确定PLL对电源噪声的抑制能力。
电源噪声可能会影响PLL的性能，因此需要设计合适的滤波器和抑制电源噪声的能力。
7.噪声性能：确定PLL对输入信号噪声和环路滤波器自身噪声的敏感度。
这取决于环路滤波器的设计和反馈环的类型。
一般来说，全数字PLL 具有更好的噪声性能。
8.稳定性和抖动：确定PLL的稳定性和抖动性能。
PLL需要能够在各种工作条件下保持稳定，不受温度、电源变化等因素的影响。
抖动性能衡量了PLL输出信号的时钟稳定性。
PLL设计关键基础及基本参数确定方法
PLL设计关键基础及基本参数确定方法PLL (Phase-Locked Loop) 是一种广泛应用于电子电路和通信领域的反馈控制系统。
它常被用于生成稳定的时钟信号、频率合成、信号调制和解调等应用。
PLL的设计基础包括如下几个关键要素：1. Voltage-Controlled Oscillator (VCO，压控振荡器)：VCO是PLL中最重要的组件之一，它的频率输出受到控制电压的影响。
在PLL中，VCO用来将输入信号的频率与参考时钟频率进行比较调节，从而输出稳定的频率信号。
根据应用的要求，选择恰当的VCO类型和工作频率范围非常重要。
3. Loop Filter (环路滤波器)：环路滤波器用来滤除PD输出中的高频噪声，并提供平滑的控制电压给VCO。
它由一个或多个滤波器组成，可以使用电容和电阻等元件实现。
设计环路滤波器需要综合考虑相位噪声、上升时间、锁定时间和抗干扰能力等因素。
4. Divide-by-N Counter (除N计数器)：除N计数器控制输出信号的频率与参考时钟信号之间的整数倍关系。
通过改变N的值，可以实现频率合成和频率分频。
除N计数器可以使用预置计数器、可编程计数器或振荡器和计数器组成的结构。
确定PLL的基本参数和性能要考虑以下几个方面：1. 幅值环路带宽 (Loop Bandwidth)：决定了PLL的跟踪速度和抗噪声能力。
较大的环路带宽可以提高跟踪速度，但可能导致更高的相位噪声。
选择合适的环路带宽要综合考虑设计的应用需求。
2. 锁定时间 (Lock Time)：是指PLL从失锁状态到稳定锁定状态所需的时间。
较短的锁定时间可以提供更好的动态性能和抗抖动能力。
锁定时间和环路带宽之间存在着一定的折衷关系。
3. 输出频率范围 (Output Frequency Range)：PLL的输出频率范围取决于VCO的工作频率范围和除N计数器的最大除数。
选择合适的VCO和除N计数器是确保输出频率范围的关键。
锁相环实验报告
锁相环实验报告锁相环实验报告一、实验目的本次实验的目的是了解锁相环（PLL）的原理和应用，掌握PLL电路的设计和调试方法，以及了解PLL在通信系统中的应用。
二、实验原理1. PLL原理锁相环是一种基于反馈控制的电路，由比例积分环节、相位检测器、低通滤波器和振荡器等组成。
其基本原理是将输入信号与参考信号进行比较，并通过反馈调整振荡频率，使得输入信号与参考信号同步。
2. PLL应用PLL广泛应用于通信系统中，如频率合成器、时钟恢复器、数字调制解调器等。
三、实验设备和材料1. 实验仪器：示波器、函数发生器等。
2. 实验元件：电阻、电容等。
四、实验步骤1. 搭建PLL电路并连接到示波器上。
2. 调节函数发生器输出正弦波作为参考信号，并将其输入到PLL电路中。
同时，在函数发生器上设置另一个正弦波作为输入信号，并将其连接到PLL电路中。
3. 调节PLL参数，包括比例积分系数和低通滤波器截止频率等，使得输入信号与参考信号同步。
4. 观察示波器上的输出波形，记录下PLL参数的取值。
五、实验结果与分析1. 实验结果通过调节PLL参数，成功实现了输入信号与参考信号的同步，并在示波器上观察到了稳定的输出波形。
记录下了PLL参数的取值，如比例积分系数和低通滤波器截止频率等。
2. 实验分析通过本次实验，我们深入了解了锁相环的原理和应用，并掌握了PLL电路的设计和调试方法。
同时，我们也了解到PLL在通信系统中的重要作用，如时钟恢复、数字调制解调等。
六、实验结论本次实验成功地实现了输入信号与参考信号的同步，并掌握了PLL电路的设计和调试方法。
同时也加深对于PLL在通信系统中应用的认识。
七、实验注意事项1. 在搭建电路时应注意接线正确性。
2. 在调节PLL参数时应注意逐步调整，避免过度调整导致系统失控。
3. 在观察示波器输出波形时应注意放大倍数和时间基准设置。
PLL锁相环相关基础知识
PLL锁相环相关基础知识由于近期找工作，所以把射频的一些基础知识复习了一遍。
趁着自己还有点时间和精力，把锁相环的一些知识记录一下，基础功不扎实，有误之处还请大佬拍错。
1. PLL的工作原理锁相环一般由PD(鉴相器）,LPF（环路滤波器），VCO组成。
有的同学可能要问了：“既然VCO在给定电压之后已经能输出频率了，为什么不直接拿来用呢？”实际上可以这么用，现在有的晶振会针对某个固定的频点把频率优化的非常好，比如一些122.88MHz的VCXO（外置的VCO），这些晶振有个特点，在这个频点相噪性能优化的特别好。
但是晶振一般很难把频率做高。
而我们PLL中经常使用的VCO，频率变化中频都是GHz为单位，变化范围几百兆MHz，若使用开环VCO（不加PLL的结构），那么出来的频率信号相噪特别糟糕，而且随着电压变化（例如噪声，温度带来的影响）导致VCO的输出频率发生漂移。
于是有人提出了使用PLL这样的结构，能够输出比较稳定的（LOCKED）频率。
其主要思想是利用一个相位比较干净的参考频率，建立一个闭环结构来获取到相位比较干净的高频频率。
如上图所示，输入信号经过鉴相器，当反馈信号和fref的相位一致的时候，PD输出一个恒定电压值（实际上由CP输出电流），从而使得这个系统稳定。
如果我们把PD简单看做一个乘法器，那么有参考输入信号反馈输入的角频率为：N一般表示为反馈DIV的分频比。
反馈输入信号为：两者相乘根据积化和差可以得到高频和低频两个分量。
其中高频的部分会被LPF滤掉。
所以只剩低频部分。
对于低频部分，将相位记为：要使得系统稳定，即相位恒定，可以关于相位对时间t求导数，当等于0时可以认为两个相位一致。
一般把看做两个时钟的随机起振相位，上电后保持不变。
所以有当导数为0的时候：此时有假如此时参考频率10MHz，N为350，可以得到3.5GHz的频率输出。
当然前提是PLL的VCO支持这个频段。
当然对于现在的芯片，鉴频器的参考频率输入前也有一个分频器或者倍频器，一般记为R。
锁相频率合成器组装及调试
锁相频率合成器组装及调试一、实验目的1、 理解高频模拟锁相环路法本振频率合成的原理。
2、 掌握锁相环频率合成的方法。
二、实验内容1、 测量频率合成器输出频率与分频比的关系。
2、 调测频率合成器的输出波形。
三、实验仪器1、 5号板 1块2、 10号板 1块3、 6号模块 1块4、 双踪示波器 1台四、实验原理晶体振荡器能产生稳定度很高的固定频率。
若要改变频率则需要更换晶体。
LC 振荡器改换频率虽很方便，但频率稳定度又很低。
用锁相环实现的频率合成器，既有频率稳定度高又有改换频率方便的优点。
频率合成的一般含义是：将给定的某一基准频率（用频率稳定而且准确的振荡器所产生的频率），通过一系列的频率算术运算，在一定频率范围内，获得频率间隔一定，稳定度和基准频率相同，数值上与输入频率成有理数比的大量新频率的一种技术。
锁相环的原理在模拟锁相环中已经详细讲述，这里讲述锁相频率合成的方法。
在实验箱中将1MHz 参考信号i f 进行M 分频从P3输出，将VCO 输出信号o f 从P1输入，然后进行N 分频，从P2输出。
根据锁相环的知识可知i f /M=o f /N 即推出o f =i f MN，适当选择M 、N 的分频比，可以得到不同的频率。
锁相频率合成系统框图如图18-1所示（主时基为1MHz ）参考分频器（1－1/99)鉴相器VCO环路滤波器时基分频器（1－1/999)图18-1 锁相频率合成器五、实验步骤1、连线框图如下：源端口目的端口连线说明10号板：P3 5号板：P7 参考分频信号送入鉴相器10号板：P2 5号板：P8 分频器输出连至鉴相器射频输入10号板：P1 5号板：P5 VCO输出连至分频器输入5号板：P4 频率计：P3 合成频率输出2、将10号板“参考分频器”拨码开关置于“1000 0000”（即M为十进制80）。
5号板锁相环中心频率开关S2置于“0001”，将分频器拨码开关拨为“0000 0011 0010（即N为十进制32）”（此时VCO的中心频率为400KHz），并将电源开关打开。
如何设计并调试锁相环
如何设计并调试锁相环(PLL)电路作者：Ray Sun简介设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解PLL 理论以及逻辑开发过程。
本文介绍PLL设计的简易方法，并提供有效、符合逻辑的方法调试PLL 问题。
仿真如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。
因此，进行PLL 设计的第一步应当是仿真。
我们建议工程师使用 ADIsimPLL 软件运行基于系统要求的仿真，包括参考频率、步进频率、相位噪声（抖动）和频率杂散限制。
许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。
采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R 分频后的参考频率。
采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。
决定使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。
例如，表1 显示若要求具有固定频率输出以及极大的频率步进，则应首选整数N 分频PLL（如 ADF4106），因为它具有更佳的总带内相位噪声。
相反，若要求具有较小的频率步进，则应首选小数N 分频PLL（如ADF4153）,因为它的总噪声性能优于整数N 分频PLL。
相位噪声是一个基本的PLL 规格，但数据手册无法针对所有可能的应用指定性能参数。
因此，先仿真，然后进行实际硬件的测试就变得极为关键。
表1. 相位噪声确定PLL 的选择甚至在真实条件下通过ADIsimPLL 仿真PLL 电路时，结果也可能是不够的，除非真实参考以及压控振荡器(VCO)的模型文件已包含在内。
如果未包含在内，则仿真器将使用理想参考和VCO 进行仿真。
若要求高仿真精度，则花在编辑VCO 和基准电压源库文件上的时间将会是值得的。
锁相环PLL设计调试小结
锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。
N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。
该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。
MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。
* 电源电压范围 3~9V 。
* 锁相检测信号。
* 在片或离片参考振荡器工作。
* 双模并行编程。
* N 范围 =3~1023,A 范围 =0~63。
*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。
鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。
当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。
N0 为最低位，N9 为最高位。
锁相环ppl电路设计
锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。
关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。
锁相环调试流程
锁相环调试流程一、引言锁相环是一种常用的反馈控制系统，用于稳定频率和相位。
在实际应用中，为了保证锁相环的稳定性和性能，需要进行调试和优化。
本文将介绍一种常见的锁相环调试流程，帮助读者了解如何有效地调试锁相环系统。
二、准备工作在开始调试之前，需要做一些准备工作。
首先，了解锁相环的基本原理和工作方式，熟悉相关的电路和元器件。
其次，准备好调试工具和设备，如示波器、信号发生器等。
最后，确定调试的目标和要求，明确所需要达到的性能指标。
三、基本设置1. 确定参考信号源：锁相环的输入信号通常是来自于外部的参考信号源。
在调试过程中，需要选择合适的参考信号源，确保信号的稳定和准确。
2. 设置锁相环参数：根据具体的应用需求，设置锁相环的参数，如带宽、增益等。
可以根据经验或者理论计算，来确定合适的参数设置。
3. 连接电路和设备：将锁相环电路与其他设备连接起来，如信号发生器、示波器等。
确保电路连接正确，信号传输畅通。
四、调试步骤1. 初始化锁相环：首先，将锁相环系统恢复到初始状态。
关闭反馈回路，将锁相环的输出信号置为零。
这样可以确保调试过程的稳定性。
2. 稳定参考信号：确保参考信号源稳定并准确。
使用示波器监测参考信号的频率和相位，对其进行调整和校准，使其满足要求。
3. 打开反馈回路：将反馈回路打开，使锁相环开始工作。
观察输出信号的稳定性和准确性，根据实际情况调整锁相环的参数。
4. 监测输出信号：使用示波器或其他仪器监测锁相环的输出信号。
观察信号的频率和相位是否与期望值一致，是否满足性能指标。
5. 调整参数：根据监测结果，逐步调整锁相环的参数，使输出信号逼近期望值。
可以通过改变增益、带宽等参数，来优化锁相环的性能。
6. 验证性能指标：在调试过程中，可以使用标准信号或者已知频率的信号进行验证。
通过与标准信号进行比较，验证锁相环的性能是否满足要求。
7. 稳定输出信号：当锁相环的输出信号达到期望值，并且稳定在一定范围内时，说明调试已经完成。
PLL锁相环的设置
PLL锁相环的设置PLL锁相环的设置.分类：xs1282011-11-1022:39120人阅读评论(0)收藏举报PLL锁相环的设置还是比较简单的，因为东西很死，完全可以照搬。
主要配置的就是REFDV（范围是0到63，CRG参考分频寄存器）和SYNR（范围是0到15，CRG合成器寄存器）。
计算公式是PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)，其中OSCCLK为系统时钟，而PLLCLK为锁相环后的时钟。
想要得到PLLCLK的时钟可以对SYNR和REFDV进行一些配置。
#include"derivative.h"//锁相环初始化函数void Init_PLL_16M(void){CLKSEL=0X00;//disengage PLL to systemPLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(1+1)/(1+1)=32MHzREFDV=1;//REFDV范围为0~63SYNR=1;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it;//选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=32/2=16MHz}void Init_PLL_24M(void){CLKSEL=0X00;//disengage PLL to systemPLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)REFDV=1;//REFDV范围为0~63SYNR=2;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=48/2=24MHz}void Init_PLL_32M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(3+1)/(1+1)=64MHzREFDV=1;//REFDV范围为0~63SYNR=3;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=64/2=32MHz}void Init_PLL_48M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)REFDV=1;//REFDV范围为0~63SYNR=5;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=96/2=48MHz}void Init_PLL_64M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(7+1)/(1+1)=128MHzREFDV=1;//REFDV范围为0~63SYNR=7;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=48/2=64MHz}void Init_PLL_72M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(8+1)/(1+1)=144MHzREFDV=1;//REFDV范围为0~63SYNR=8;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=144/2=72MHz}void Init_PLL_80M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(9+1)/(1+1)=160MHzREFDV=1;//REFDV范围为0~63SYNR=9;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=160/2=80MHz}void Init_PLL_88M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(10+1)/(1+1)=176MHzREFDV=1;//REFDV范围为0~63SYNR=10;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=176/2=88MHz}void Init_PLL_96M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(11+1)/(1+1)=192MHzREFDV=1;//REFDV范围为0~63SYNR=11;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=192/2=96MHz}void Init_PLL_104M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(12+1)/(1+1)=208MHzREFDV=1;//REFDV范围为0~63SYNR=12;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it;//选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=208/2=104MHz}void Init_PLL_120M(void){CLKSEL=0X00;//disengage PLL to system PLLCTL_PLLON=1;//turn on PLL//PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)//锁相环时钟=2*16*(14+1)/(1+1)=240MHzREFDV=1;//REFDV范围为0~63SYNR=14;//SYNR范围为0~15_asm(nop);_asm(nop);_asm(nop);//等待锁相环稳定while(!(CRGFLG&0X08));//when pll is steady,then use it; //选定锁相环位,Bus Clock=PLLCLK/2;CLKSEL=0X80;//总线时钟=240/2=120MHz}。
PLL(锁相环)电路原理及设计 [收藏]
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PLL(锁相环)电路原理及设计[收藏]PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。
无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。
但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。
如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。
此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
一PLL(锁相环)电路的基本构成PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。
此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此较器。
相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。
如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。
(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。
)利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。
PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。
由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。
只要是基准频率的整数倍，便可以得到各种频率的输出。
从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。
在此，假设基准振荡器的频率为fr，VCO的频率为fo。
在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。
此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。
相反地，如果frlt;fo时，会产生负脉波信号。
(此为利用脉波的边缘做二个信号的比较。
锁相环电路设计和调试心得
锁相环电路设计和调试心得真正是调试才能发现设计中的问题。
太哦是工程的第一件就是先调节电源电路。
在电电原的调试过程中，我发现LM317输出总是受到输入的影响。
可能就是因为调节端子的电流在输出端产生的电压太大了，这个原因可能和我采用比较的大电位器来作为调节电阻有关。
1．锁相环的设计的起因：这个电路设计的初衷就是为了我项目中的DDS电路提供可选的时钟输入。
因为我选用的DDS电路本身自带有内部的倍频器，其实现的方法就是内部的锁相环。
开始我一位内部的锁相环会比我自己外部设计性能更好，但是后来查到AD的技术资料，发现内部的锁相环的性能并不是达到很好的配置，仔细一想，也是这样的，因为外部的环路滤波器的配置对于任意的频率都如此，显然没有经过精心设计的更加有效果。
鉴于上面分析的原因，我把采用锁相环提供时钟作为一项可选的优化方案。
再有一个原因，就是大学的时候采用的锁相环，到最后也没有调好，所以对这件事情还是老放不下，所以想借此机会完善一下这个过程。
2．锁相环的设计过程：整个设计过程，比起dds电路来说，时间是非常的短的。
原因之一就是整个PLL 的设计就是一个芯片实现。
比大学的PLL要简单一些。
再有就是，这个毕竟不是项目的重点，而是一个改进方案。
电路板采用两层板设计，环路滤波器在背板设计。
环路滤波器的设计采用AD公司的ADSIMPLL。
开始的供电设计，由于电路板的走线上比较困难，所以采用多处引线的方法。
后来调试过程中发现，这样做是在是太麻烦，也比较危险，因为万一出现加反电，或加错电压就危险了。
所以我建议以后做电路时，采用通用的便携式的变压器插头，这样调试起来就非常的简单了，不用再依赖于庞大的稳压电源了，而且绝对不会出现危险。
调试时发现电路中的测试点对于测试非常的方便，对于地，可以留两个焊盘，然后安装弧形的金属勾，这样对于采用示波器测试是非常方便的，可以很方便的用小架子加上。
再有就是安装孔的问题，内径为3mm的安装空可以采用通用的八角螺母进行固定，这样对于调试和焊接，即方便有安全。
FPGA学习系列：14. 锁相环pll设计
FPGA学习系列：14. 锁相环pll设计
设计背景：
在我们设计工程中我们会用到100M，500M等时钟，如果我们的晶振达不到我们就需要倍频，再上一个文档中我们了解到了分频，可是倍频我们改怎么做了，这里我们就用了altera的IP核锁相环。
今天我们将去学习简单的IP核的调用和生成。
设计原理:
本次的设计我们调用IP核锁相环了生成一个200M的时钟，下面我们就来学习和使用简单的IP核。
设计架构图:
设计流程:
新建工程打开tools,然后选择:
然后出现下面的界面，第一个句是建立新的IP核，第二个打开你建立好的以便于我们修改，第三个是复制一个，我们选择第一个选择，建立一个，然后下一步.
然后跳出下面的界面,我们选择下面的
然后在右边选择我们的语言verilog ，然后给我们建立的IP核起一个名字。
然后跳出下面的界面，inclk0位输入我们默认为50M，areset位复位高电平有效，c0位输出，locked位输出标志位，然后输入我们100M改为50M，下一步。
为了只观的看到各个引脚的情况，我们下一步，不进行操作。
我们可以改我们的输出时钟为多少，可以改输出时钟的相位，占空比，我们写入输出位。
锁相环PLL设计调试小结
锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。
N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。
该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。
MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。
* 电源电压范围 3~9V 。
* 锁相检测信号。
* 在片或离片参考振荡器工作。
* 双模并行编程。
* N 范围 =3~1023,A 范围 =0~63。
*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。
鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。
当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。
N0 为最低位，N9 为最高位。
锁相环调试流程
锁相环调试流程锁相环（Phase-Locked Loop，简称PLL）是一种用于提供稳定的时钟和频率的电路。
在电子系统中，锁相环常用于时钟恢复、频率合成、时钟同步等应用场景。
为了确保锁相环正常工作，需要进行调试和优化。
本文将详细介绍锁相环调试的流程和步骤。
1. 确定基本参数在进行锁相环调试之前，首先需要确定一些基本参数，包括输入信号频率范围、输出信号频率范围、参考时钟频率等。
这些参数将决定锁相环的设计和优化方向。
2. 设计锁相环电路根据确定的基本参数，设计锁相环电路。
常见的锁相环电路包括比例积分器（PI）控制器、低通滤波器、振荡器等模块。
根据具体应用需求，还可以添加其他功能模块。
3. 搭建实验平台准备好所需的硬件设备和软件工具，并搭建实验平台。
硬件设备包括信号发生器、示波器、频谱分析仪等仪器；软件工具包括仿真软件和调试工具。
4. 初步测试将锁相环电路连接到实验平台上，进行初步测试。
输入一个稳定的参考时钟信号，观察输出信号的频率和相位。
如果输出信号与预期不符，需要检查电路连接是否正确，并调整基本参数。
5. 稳定性分析通过改变输入信号的频率和幅度，观察锁相环的稳定性。
稳定性分析可以通过观察输出信号的抖动情况来评估。
如果抖动较大或频率范围不稳定，可能需要调整锁相环参数或改进电路设计。
6. 频率合成和时钟恢复测试根据锁相环的具体应用场景，进行频率合成和时钟恢复的测试。
对于频率合成，输入一个参考时钟信号，并观察输出信号的频率和相位；对于时钟恢复，输入一个失真或噪声较大的时钟信号，并观察输出信号是否能够恢复为稳定的时钟。
7. 相位裕度测量在某些应用场景下，锁相环需要具有一定的相位裕度。
通过改变输入信号的相位，并观察输出信号与输入信号之间的相位差来评估相位裕度。
如果相位差超过预期范围，可能需要调整锁相环参数或改进电路设计。
8. 参数优化根据测试结果，对锁相环的参数进行优化。
常见的优化方法包括调整比例积分器（PI）控制器的参数、改变低通滤波器的截止频率等。
如何调试锁相环频率合成器
引言无线电系统会因为各种各样的原因而采用基于锁相环（PLL）技术的频率合成器。
PLL的好处包括：（1）易于集成到IC中。
（2）无线信道间隔中的灵活性。
（3）可获得高性能。
（4）频率合成器外形尺寸较小。
本文向读者介绍PLL应用中颇具价值的注意事项和使用技巧。
PLL概述简单的PLL由频率基准、相位检波器、电荷泵、环路滤波器和压控振荡器（VCO）组成。
基于PLL技术的频率合成器将增加两个分频器：一个用于降低基准频率，另一个则用于对VCO进行分频。
而且，将相位检波器和电荷泵组合在一个功能块中也很容易，以便进行分析（见图1）。
简单的PLL上所增设的这些数字分频器电路实现了工作频率的轻松调节。
处理器将简单地把一个新的分频值“写入”到位于PLL中的寄存器中，更新VCO的工作频率，并由此改变无线设备的工作信道。
PLL工作原理PLL是作为闭环控制系统工作，用于比较基准信号与VCO 的相位。
增设基准和反馈分频器的频率合成器负责比较两个由分频器的设定值调节相位。
该相位比较在相位检波器中完成，在大多数系统中，这种相位检波器是一个相位和频率检波器。
该相位-频率检波器生成一个误差电压，此误差电压在±2π的相位误差范围内近似为线性，并在误差大于±2π的情况下保持恒定。
相位-频率比较器所采用的这种双模式操作可生成针对大频率误差（比如，当PLL在上电期间起动时）的较快的PLL锁定时间，并避免被锁定于谐波之上。
VCO利用调谐电压生成一个频率。
VCO可以是模块、IC，也可由分立元件来制成。
图2示出了一个位于MAX2361发送器IC内部的、采用有源元件制作的VCO。
谐振回路和变容二极管是外置的，使得设计工程师能够对IF（中频）LO（本机振荡器）进行独特的规定，以便对特定的无线电频率方案提供支持。
环路滤波器对由相位-频率检波器的电荷泵所产生的电流脉冲进行积分，以生成施加于VCO的调谐电压。
传统的做法是使来自环路滤波器的调谐电压升高（变为更大的正值），以使VCO的相位超前并提高VCO的频率。
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基于MC145152+MC12022+MC1648L+LM358 的锁相环电路一、MC145152（鉴相器）MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。
它是MC145152－1 芯片的改进型。
主要具有下列主要特征：（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。
当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。
（2）它有 A 计数器和N 计数器两个计数器。
它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。
其中，A、N 计数器可预置。
N 的取值范围为3～1023，A 的取值范围为0～63。
A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。
（3）它有一个参考振荡器，可外接晶体振荡器。
（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。
设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。
（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。
MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。
MC145152－2的原理框图如图1 所示MC145152－2 的工作原理：参考振荡器信号经R 分频器分频后形成fR 信号。
压控振荡器信号经双模P/(P＋1)分频器分频，再经A、N 计数器分频器后形成fV 信号，fV＝fVCO/(NP＋A)。
fR 信号和fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。
当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。
原理框图如右图：管脚描述：Pin 1频率输入(fin) 输入到上升沿触发÷N和÷A计数器。
fin通常是来自一个双模预分频器并且通过交流耦合输入。
对于较大振幅的信号(标准CMOS逻辑电平)也可以直接直流耦合。
其输入信号应小于30MHz，所以大于30MHz的输出一般都要用双模预分频芯片。
Pin4、5、6 参考分频地址码输入(RA0, RA1, RA2)为参考地址码输入端，用于选择参考分频器的分频比，通过12x8ROM参考译码器和12bit÷R计数器进行编程。
分频比有8种选择，其参考地址码与分频比的关系,见下表所列：Pin11 – 20 (N0 – N9) N计数器程控输入Pin26、27（OSCout、OSCin）为参考振荡端，当两Pin接上一个并联谐振晶体时，便组成一个参考频率振荡器但在OSCin到地和OSCout到地之间一般应接上频率置定电容（一般为15pF左右）。
OSCin也可作为外部参考信号的输入端。
Pin23、21、22、24、25、10 (A0 – A5)为6bit÷A计数器的分频端,其预置数决定了÷P／（P＋1）双模前置分频器÷P／（P＋1）的次数。
Pin 7、8（φR、φV）为鉴相器双输出端Pin 9（MC）双模前置分频控制输出端Pin 28（LD）锁定指示器输出端官方芯片手册例举的典型应用：二、MC12022（分频器）RL取值太大将导致下降变慢!输入阻抗，如果来自VCO实际中没接（如果你的最终输出用了AGC那接这50Ω也就无所谓），因为这信号不仅要输入分频器，还要供下级使用，不想被衰减太多：三、MC1648（压控振荡器）（我这个是0-5V 50MHz-90MHz）串联谐振适合内阻小的负载、并联负载适合内阻大的负载，使得负载对震荡电路的影响小，本电路选用LC并联。
由图可见，两个变容二极管是背靠背连接的，这使得它们对于高频电压的相位刚好相反，其特点是：对于直流和调制信号而言，它们相当于并联，所处的偏置点和受调制状态一样；对于高频信号而言，它们相当于串联，使得每个变容二极管两端的电压幅度下降了一半，可防止高频电压幅度过大时，变容二极管导通对谐振回路的影响，这就减弱了高频电压的作用。
在单个变容二极管电路中，出现这种现象将导致回路Q值大大下降，此外，还会削弱高频振荡电压的谐振成分。
因为变容二极管是非线性器件，高频信号的输入必然产生谐波分量（不是调制信号的谐波），可能引起交叉调制干扰。
对接之后，两二极管的高频信号反相，可抵消部分谐波成分。
文档示例用法：MV209电压-电容特性图MV209频率-电容Q 值特性图具体调试：（以制作80MHz信号源为例）整个电路制作的各个模块之间的关键信号连接处最好焊接个跳帽，到时候可以随时断开，以便于分块调试，而且各个模块之间在板子上做到区域划分，关键的引脚最好用记号笔做个记号，以防止接输入信号出错，严重时烧坏芯片，而且随时可以让别人来调试而不需要再一次次解释这个管脚干嘛的那个管脚干嘛的，这在团队合作中显得尤为重要。
容易干扰的信号需要传输的话需要把那两个模块安排的近一些。
还有就是电源和地的输入端子，尽量多焊接一些接线端子，特别是地，更要且最好在板子底部焊多一些接线端子，当你要用示波器同时观察好几个信号的时候你才有足够的接地端。
否则到时候那些线绕来绕去，什么时候夹子脱落了都不知道，这就是办事方法和效率的问题。
1、分频器按照电路图接好电路，我这里只需要固定的64分频，所以2脚3脚一起接VCC，不需要SW开关。
特别注意RL最好不要大于5K，可以看一下当我用信号发生器输入640KHz的正弦信号到1脚，输出4脚当然应该是10KHz的方波，可是RL选了10K和选5K的效果如下图，咱们就按文档标识的2.2K来吧。
百度文库上有一篇模糊的文档，我看成了22K导致这样的问题。
曾经看过MC12017是射级输出，但是这个MC12022我看了不是。
和RL并联的电容可以视情况而看不接，这个分频器还是比较好调试的。
断开分频器的前后级，单独调试它，把6脚（MC）用导线暂时接到VCC，然后加入64MHz的正弦波可以得到上升下降都比较陡峭的方波输出即可，否则检查电路（瓷片电容是否接了，管脚是否接错）。
2、鉴相器焊接完成电路，电路外围元件比较少，很容易，但是要注意晶振到芯片的距离尽量最近最近，LD锁定指示最好通过三极管驱动LED，不要直接一个LED到地。
注意N、A之类的地址编码管脚不需要再去接上拉下拉电阻，悬空就是1，接地就是0。
首先必须保证晶振产生的频率稳定可靠！可以按照下图所示来校准，建议使用高精度和稳定性的晶振，别再拿个单片机没用完的晶振放这儿了，最好用那种高帽子形状（下图第一个）的晶振。
我用的是4M晶振，OSCout 端接20pF固定值，OSCin接30pF可调电容。
电路上电后用示波器观察OSCin管脚的频率是否为4M，而且基本波动不大。
否则调节可调电容，注意不要用金属去旋，避免碰到电路部分使它不震荡，尽量用塑料小螺丝刀。
我设置R2~R0为001，即64分频，得到fr=fosc/R=62.5KHz参考频率。
计算N、A，我们已经让MC12022是64分频，即P=64已知。
M=PN+A= fo /fr=80M/62.5K=1280M/P=N+A/P=1280/64=20+0即N=20，A=0，转化成二进制即为N=00000 10110,A=000000(从左到右依次是高位到低位)其中0表示接地，1悬空该引脚即可。
再比如，要设置78MHz则M=78M/62.5K=1248,M/P=19.5，即N=19=00000 10011，A=0.5*64=32=100000计算我们可以实用系统自带的计算器，选菜单栏下拉“查看”——“程序员”，在十进制时输入32，然后勾选二进制则显示为二进制。
接着用信号发生器把80M的正弦信号输入到分频器（此时已经确认分频器是好的，别忘了MC输入端接到MC145152的MC输出）的输入端，然后分频器的输出接到MC154152的1脚输入（通过一个0.1uF的电容），此时用示波器应该可以从分频器的输出得到1.25M的方波。
我们令输入信号从79MHz慢慢变化到81MHz,用示波器同时监测Pin 7、8（φR、φV）、Pin28（LD）、Pin1引脚，为了方便后面的叙述，建议7、8、28、1脚接分别接示波器的通道A、B、C、D，没有四通道的就检测7、8脚好了，但是ABC通道最好都调节到可以显示占空比，没有的只能凭肉眼观察啦，因为φR、φV、LD的频率都是比较频率fr=62.5KHz,为了能够正确显示占空比，要调节示波器的扫描间隔让它能够看到几个周期的被测波形。
从79MHz慢慢变化到81MHz,（下面的现象简单记为“七上八下”，7脚高电平则说明频率超过了设定）观察7、8脚波形的同时，用余光注意LED闪烁的情况，当你的频率偏离80M比较远的时候它都是比较暗的，当你越接近锁定频率时，LED闪烁的越慢也越亮，锁定了就不闪也是最亮的，同时你会发现28脚的波形是占空比极高的。
越接近80M的时候，就要让信号发生器的改变越慢，以求能够最接近锁定。
先要声明的一点就是，这样的调节是绝对锁不住的，只能检测这个鉴相器能够正确工作，只能很接近很接近。
这是开环，它检出的误差没有加到调节执行机构即VCO，别忘了我现在是用手动调节信号发生器的呢。
真正要锁定就需要在闭环回路。
3、压控振荡按图焊接好电路这里所谓的计算其实不好算，首先你不知道MV209（我用的是这个）两个变容二极管的容量，而他们的容量是受电压控制的。
我的方法是，先焊接好，随便拿个跟我这电感差不多的插上去，然后手动给它加入偏置电压，从最小到最大的电压（通常就是0-5V，芯片文档上表明最大可以加12V），看能够输出的频率范围是不是包含你要的那个频率，如果频率范围偏高，请增大电感容量，反之减小，最好让你要的频率在它可控输出频率范围的中点。
这样我们不需要计算，因为就算计算最后你也发现相差太远，这里的变量太多了，还不如直接看结果，有我要的就继续，没4、环路滤波环路滤波是最麻烦也是最关键的部分，绝对不要指望用和你输出频率、参考频率、压控震荡不同的电路的参数搬到你这儿就有用。
这是一个闭环控制系统，它整个传递函数各个模块影响的系数不一样。
那些高深的理论我也搞不懂，但是，我们仍然有办法做出来，继续看着。
本电路用的是第三种有源滤波，但是我要告诉诸位，这样做出来一般是锁不住的，如果你哪天一次性锁住了，请告诉我，让我也学习学习。
（80359842@随时等你设计过程来）这部分的设计，我想还是提供几个设计例子吧，然后按照自己电路的参数相应的进行计算。
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