集成电路暑期实习报告

摘要

关键词：mos管，触发器，累加器，版图，仿真，cadence，模块化设计等。

本次课程设计围绕十二个必做课题和选作课题

1、DESIGN FLIP-FLOP：

2、DESIGN A CMOS 8-BIT ALU ：

3、DESIGN A CMOS 8-BIT ACCUMULATOR：

4、DESIGN A CMOS 8-BIT MULTIPLIER ：

5、DESIGN A 8-BIT BIDIRECTIONAL SHIFT REGISTER ：

6、DESIGN A SYNCHRONOUS 8-BIT UP AND DOWN COUNTER：

7、A Pseudo-Random Code Generator ：

8、8-bit binary divider：

9、CRC (cyclic redundancy checker ) ：

10、7x4 Signed Parallel Division Circuit：

11、Automobile Locking Control System：

12、Programmable counter ：

选一个必做课题和一个选作课题，考虑到触发器和累加器是众多器件中比较简单，基础但是又应用广泛的器件，所以选必做选课题为1.DESIGN FLIP-FLOP：触发器的设计，选作课题为3. DESIGN A CMOS 8-BIT ACCUMULATOR：8位CMOS累加器设计，查阅寻找相关资料，了解触发器，累加器工作原理，按定制设计流程设计各自原理图，确定参数，进行版图的绘制，检验无误，即可进行原理图仿真，版图仿真，逻辑验证仿真，也可按ASIC 设计流程设计它们。通过选题，熟悉对cadence工具的应用，设计过程中运用模块化设计有助于整体的层次分明。因此在学习了模拟电子技术，数字电子技术，模拟CMOS集成电路设计，数字集成电路设计等的基础上，由晶体管级别的电路连成更为复杂的电路，实现特定的功能。

目录索引

第1部分DESIGN FLIP-FLOP

1.1 触发器介绍（包括工作原理，功能逻辑等）

1.2 D触发器原理图绘制

1.3 D触发器原理图仿真及分析

1.4 D触发器逻辑功能验证

1.5 D触发器版图绘制及仿真分析

1.6 小结

第2部分DESIGN A CMOS 8-BIT ACCUMULATOR 2.1累加器介绍

2.28位累加器原理图绘制

2.38位累加器原理图仿真及分析

2.48位累加器版图绘制及仿真分析

2.58位累加器ASIC设计流程

2.6小结

第3部分本次课程设计收获与心得

第1部分必做实验：DESIGN FLIP-FLOP

1.1触发器介绍

主从JK触发器是在CP脉冲高电平期间接收信号，如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器产生与逻辑功能表不符合的错误状态。边沿触发器的电路结构可使触发器在CP脉冲有效触发沿到来前一瞬间接收信号，在有效触发沿到来后产生状态转换，这种电路结构的触发器大大提高了抗干扰能力和电路工作的可靠性。

下面以维持阻塞D触发器为例介绍边沿触发器的工作原理。

维持阻塞式边沿D触发器的逻辑图和逻辑符号如下图所示。该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电

路。和分别是直接置0和直接置1端，有效电平为低电平。分析工作原理时，设和

均为高电平，不影响电路的工作。电路工作过程如下。

状态转移图：

由上图可知，维持阻塞D触发器在CP脉冲的上升沿产生状态变化，触发器的次态取决于CP脉冲上升沿前D端的信号，而在上升沿后，输入D端的信号变化对触发器的输出

状态没有影响。如在CP脉冲的上升沿到来前=0，则在CP脉冲的上升沿到来后，触发器置0；如在CP脉冲的上升沿到来前=1，则在CP脉冲的上升沿到来后触发器置1。

1.2 D触发器原理图绘制

首先设计三输入与非门的原理图：

通过拷贝建立三输入与非门symble，并用此symble建立D触发器原理图：

1.3 D触发器原理图仿真及分析原理图仿真验证结果：

延时分析：