eda2设计报告——多功能数字钟设计

EDA(Ⅱ)实验报告
——多功能数字钟设计
摘要
本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。

具体功能有：计时，校时校分，清零，闹铃，整点报时等。

Abstract
In this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping.
关键字
FPGA QUARTUSII 设计多功能数字钟
Keywords
FPGA QUARTUSII design multi-function digital clock
目录
一、设计要求说明
二、方案论证
三、各子模块设计原理
1、脉冲发生模块
(1) 48分频
(2) 1000分频
(3) 计时信号的产生
2、模块设计
(1)24小时模块
（2）报时电路模块
（3）较时较分清零模块说明
（4）闹钟模块
1.闹钟清零
2.闹钟较分较时
3、译码显示模块
（1）译码显示
（2）显示转换模块
4、整体电路构成
附各开关使用说明
四、编译及仿真下载
1、编译
2、下载
五、结论
六、设计感想
1、设计过程中遇到的问题及解决方法
2、设计的收获与感受
七、参考文献
设计报告
一、设计要求说明
设计基本要求：
1、能进行正常的时、分、秒计时功能；
2、分别由六个数码管显示时分秒的计时；
3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；
4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；
5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；
6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；
设计提高部分要求
1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率500Hz,59’59”时报时频率为1KHz, ）；
2、闹表设计功能；
二、方案论证
本次实验是通过脉冲发生电路产生1Hz的频率作为计时电路的脉冲，计时电路是由两个模60的电路分别作为秒和分，一个模24的电路作为时，计时电
路通过译码显示电路在七段数码管上显示；校分校时电路则是通过一个或门分别与秒的进位信号和分的进位信号相或，用或门的输出端控制分和时的计数器使能端使其计数；清零电路则是通过控制秒、分、时的计数器的清零端，使其一并清零；报时电路是根据所要求的时间由计时电路产生反馈信号再跟要求的报时频率相与后输出端跟蜂鸣器相连即可产生相应频率的报时信号。

三、各子模块设计原理
1、脉冲发生模块
本次实验是通过将48MHz的频率进行一次48分频和两次1000分频得到1Hz 的频率。

1〉48分频
原理图：
仿真后得到波形如下：
48分频的实现是通过一次16分频和一次3分频来完成的，将得到的48分频电路封装后如下：
2〉1000分频
原理图：
1000分频是通过三次10分频来实现的，并通过芯片的输出端实现了各种计时频率的输出，将其封装后如下：
3> 计时信号的产生
2、计时校分校时及清零模块
1>24小时模块
原理图如下：
此时需要注意的是秒十位给分个位、分个位给分十位、分十位给小时个位，小时个位给小时十位的进位段，不能仅仅以上一位到5或9进位，而应该考虑到对前面位数的要求，否则可能出现00.00.50直接进位位00.01.00的情况。

封装如下：
2>报时电路
本报时模块是利用反馈原理，比如在59’53”,59’55”,59’57”时报时
频率为500Hz，在59’59”时报时频率为1000Hz，这时只要秒个位的第1位（最低位）为1，第二位第三位至少有一位为1即可满足上面的第一个时间条件，再跟所要求的频率条件相与即同时满足时间条件跟频率条件，与门的输出端和其他蜂鸣器的输入信号相或后连到蜂鸣器，就完成了。

封装如下：
3>较时，较分，清零，保持模块说明
较时较分电路，是在原计时点路的基础上，略加改变分个位与时个位的输入端，将原来的单一由低位进位端改变为低位进位端与控制开关和计时输出端的与做或关系。

清零电路原理相同，在每一个74160板上的清零端引出统一引出统一接到清零端即可。

保持电路则是在时钟输入端改变，将原来的简单输入，改为时钟输入与控制开关的与关系。

因为上面所述4电路都较为简单，就不再单独设计为模块，而是在24时电路的基础上稍加改变。

其总电路图原理图如下：
4>闹钟模块
闹钟的设计主要部分是比较电路的设计，原理是把24时电路的时间输出端与需要报时的设定时间相比较，如果一样则数出信号给蜂鸣器，以此达到闹钟效果。

且设计时闹钟时间设置位到分，所以闹钟的报时时间为一分钟。

1.闹钟清零
闹钟设定时间的清零原理与时钟的清零原理相同。

2.闹钟较分较时
闹钟较分，较时也与时钟原理相同，此处不再赘述。

闹钟总体原理图：
3、译码显示模块
本模块采用动态译码显示，利用一个24选4数据选择器（可由4个8选1数据选择构成，原理图如下）和一个3-8译码器，选择器和译码器的3位选择输入端均由一个时钟频率为1000Hz的模6计数器产生，这样由于频率较高，肉眼分辨不出来好像同时显示一样。

1〉译码显示
原理图：
封装后得到如下的计时显示模块：
2〉显示转换模块
外加控制开关K1，其指向1时正常技术，指向0时显示闹钟设置。

本功能的实现，是在译码显示的输入端之前，通过控制开关给译码显示的输入做一个选择。

原理图如下：
5、整体电路构成
将计时显示部分与闹钟部分电路结合后得到整体电路如下：
附各开关使用说明：
K1：显示转换，1为正常计数，0为显示闹钟
K2：闹钟较时，1为正常计数，0为较时
K3：闹钟较分，1为正常计数，0为较分
K4：闹钟清零，1为清零，0为正常计数
K5: 计时清零，1为清零，0为正常计数
K6：计时较时，1为正常计数，0为较时
K7：计时较分，1为正常计数，0为较分
K8：保持，1为保持，0为正常计数
四、编译及仿真下载
1、编译
选择set as Top-Level Entity，对要编译的文件进行置顶。

点击‘’按钮进行编译
2、下载
编译好之后，选择“assignments pins”进行管脚分配
管脚分配好之后，点击‘’按钮，安装好硬件后，选择‘start’进行下载即可。

五、结论
这次实验利用QuartusII软件设计一个多功能数字钟，主要通过电路设计的方法完成了计时功能，显示功能，报时功能，校分校时功能，清零功能和译码显示及其转换功能。

经测验后，这些功能实现完善，准确无误。

六、设计感想
1、设计过程中遇到的问题与解决方法及建议
（1）24小时的计时电路中，总不能正常计数，出现在，十位一到5就开始进位的情况。

解决方法：经检查，这是开始设计时计时进位端设计不合理的问题。

此时需要注意的是秒十位给分个位、分个位给分十位、分十位给小时个位，小时个位给小时十位的进位段，不能仅仅以上一位到5或9进位，而应该考虑到对前面位数的要求，否则可能出现00.00.50直接进位位00.01.00的情况。

（2）计时时,分钟、时钟正常循环，校分时则出现异常。

解决方法：经检查，这是由于设计的计时置数未考虑到校分、校时的情况所致。

比如，分位置数的判定条件中设置了特定的秒位，这就导致在校分时因为秒的条件不符合而未能正确循环校分，通过改变校分、校时时的进位条件后，这些错误得以改正。

（3）到达闹钟设定的时间时，蜂鸣器发出的是单一的1kHZ声音，在实际设计中，可以用音乐将其代替，只需用音乐的信号代替1KHZ的输入就可以完成，音乐信号的制作使用VHDL语言变成即可。

2、设计的收获与感受
本次实验给我最大的感受是，在实验中总会遇到一些非设计错误的问题导致进度一度停滞不前，比如在蜂鸣器的设计中，下载后时钟不响，反复查找，也没有发现设计中有任何错误，最后发现原来是蜂鸣器没有给1khz的信号，诸如此类的小错误数不胜数，由此我了解到在一个实验中，细节是很重要的，必须时刻有严谨的作风，端正认真的科学态度。

通过这次实验，我掌握了利用QuartusII软件设计及下载到SmartSOPC实验系统中进行实验的方法。

并对数字电路的一些知识有了进一步的了解也更加熟
悉。

在本次实验中，自己遇到了不少问题，通过对这些问题的不断检测和纠正，自己的动手能力以及思维能力得到了提升。

因为最终时间的紧促，一些附加性的功能设计没能够完成，这也让我明白了高效率以及事先充分准备的重要性。

在我今后的学习生活中将吸取这次实验所得到的教训，争取更大的收获。

七、参考文献
1. 立平编著，《数字电路》，理工大学翻印
2. EDA设计II讲稿（数字钟）.ppt
3．《EDA设计实验指导书》，理工大学电子技术中心。