集成电路设计基础C讲义h02
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专用集成电路设计基础教程(来新泉 西电版)第2章 集成电路的基本制造工艺及版图设计PPT
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〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
1
半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
6
2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
3
1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
1
半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
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2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
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1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
【精品课件】集成电路设计基础
IE E
注意：
αFIF αRIR
C A
n B
p
n A’
E NPN管
虽然NPN晶体管常被设想为在两个N沟层之间夹着一个 P型区的对称型三层结构。但与MOS器件不同的是：集电 区与发射区这两个电极不能互换。
改进的EM模型
Cbc
B RB Cbe
C
RC
Cjs
I bc BR I be
BF
Ibe- Ibc
RE
L0－版图上几何沟道长度，L0－2 LD＝L为有效沟道长度 ；
γ φ φ VTH－阈值电压：V T H V T 0 2 F V S B 2 F
MOS1模型器件工作特性
（2）饱和区 当VGS>VTH，VDS>VGS－VTH，MOS管工作在饱和区。 电流方程为：
λ ID SK 2 PL 0 W 2L DV G SV T H 21V DS
（3）两个衬底PN结 两个衬底结中的电流可用类似二极管的公式来模拟。
MOS1模型衬底PN结电流公式
G
+
+
CGB
rS
CGS VGS -
S +
CBS
-
VGD
I DS
-
-
-
VBS
V BD
+
+
CGD rD
D
CBD
当VBS<0时
IBS
qISS kT
VBS
当VBS>0时
IBSISSexpqkVB TS1
B
当VBD<0时 当VBD>0时
MOS器件二阶效应
（5）沟道长度调制效应 当VDS增大时，MOS管的漏端沟道被夹断并进入饱和，
集成电路工程基础PPT课件
超增益晶体管（续）
• (2)扩散穿通型超增益管 采用后两种途径，形成两种结构 • 双磷扩散结构：增加一次N+发射区扩散 • 发射区结深更深，基区宽度变小，内基区杂质浓度变低，增益大大提高 • 双硼扩散结构：增加一次P+基区扩散 • 比普通管基区扩散的结深浅，浓度低，增益大大提高 • 基区接触孔处及外基区周围与普通管基区同时进行扩散，，以减小基极串联电阻
集成晶体管和分立晶体管一样，从基极接触
孔到有效基区之间存在相当大的串联电阻，
由于集成晶体管的各电极都由表面引出，所
以其基极内基电区流电阻平行外于基区发电射阻，结两部和分集组成电结之间，
是横向流动的。
rB=rB1+ rB2=R3+R2+R1
基极串联电阻引起 发射极电流集边效应，
R3 RR1
2
还影响高频增益和
区
C(B) S(C)
VBC<0(VBE>0),VSC<0(VBC >0)
E(N+)
衬底始终接最低电位，寄生 B(P)
反偏
正偏
PNP晶体管截止，等效为寄生
电容
NPN
CJS C(N)
5
第5页/共85页
(2)NPN晶体管饱和或反向有源时
VBC>0(VBE<0),VSC<0 (VBC>0)
寄生PNP晶体管正向有源导通。有电流流向衬 底，影响NPN晶体管的正常工作。 E(N+)
23
第23页/共85页
超增益晶体管（续）
• (3)扩散穿通型超增益管的特点 ①采用圆形发射区，以获得最小周长 ②应用时BC结偏置限制在0V左右，以减小基区宽度调制的影响
24
《集成电路基础知识培训》讲义
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23
2、集成电路封装形式的简介
3)有引线芯片载体-LCC (Leaded Chip Carrier)
特点：高脚位、密间距、可在较高频率下工作。
适用产品：存储器、控制器、驱动、解码等。
（图示）
其他：PLCC (Plastic LCC) 塑料材料LCC
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24
2、集成电路封装形式的简介
3.盘装
贴片产品先进行编带，然后卷进盘中以便运送。
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30
2、集成电路成品的测试
芯片成品形成以后，还要进行出货的最后一关，那就是做成品的测试。
一般测试：将芯片置于各种环境下测试其电气特性，如消耗功 率、运行速度、耐压度等。经测试后的芯片，依其电气特性划分为不 同等级。
特殊测试：根据客户特殊需求的技术参数，从相近参数规格、 品种中拿出部分芯片，做有针对性的专门测试，看是否能满足客户的 特殊需求，以决定是否须为客户设计专用芯片。经一般测试合格的产 品贴上规格、型号及出厂日期等标识的标签并加以包装后即可出厂。 而未通过测试的芯片则视其达到的参数情况定作降级品或废品。
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2、集成电路封装形式的简介
1)双列直插封装-DIP (Dual In-line Package)
特点：常见封装方法，可以插入插座中(易于测试) ，也可永久焊接到 印刷电路板的小孔上 ，成本较低，适用范围广 。
胶体尺寸分为：300mil、600mil、750mil三种，常用的是300mil、600mil两种。 脚间距一般均为 2.54mm,一般情况下:
电路设计
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版图设计
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8
集成电路芯片的显微照片
集成电路设计基础.
2018/8/14
《集成电路设计基础》
25
外延生长
分子束外延生长（MBE：Molecular Beam Epitaxy） 这种方法有生长半导体器件级质量的膜的能 力，生长厚度有原子级精度。MBE系统的基本 要求是超高真空，基本工艺流程包含产生轰击 衬底上生长区的III、V族元素的分子束等。 MBE几乎可以在GaAs基片上生长无限多的外 延层，经过MBE法，衬底在垂直方向上的结构 变化具有特殊的物理性质。
2018/8/14
《集成电路设计基础》
30
掩模的制版工艺
(3) 接触曝光制作的掩模图案失真较大，原 因有： a、图画在纸上，因为热胀冷缩、受潮起 皱、铺不平等引起失真； b、初缩时，照相机有失真； c、步进重复照相时，同样有失真； d、从掩模到晶圆上成像，还有失真。
2018/8/14
《集成电路设计基础》
2018/8/14
《集成电路设计基础》
4
无生产线集成电路设计技术
随着集成电路发展的过程，其发展的总 趋势是革新工艺、提高集成度和速度。 设计工作由有生产线集成电路设计到无 生产线集成电路设计的发展过程。 无生产线（Fabless）集成电路设计公司。 如美国有200多家、台湾有100多家这样 的设计公司。
2018/8/14 《集成电路设计基础》 27
掩模的制版工艺
(1)早期掩模制作方法：
先把版图分层画在纸上，每一层掩模一种图案。 版图画得很大，可以达到50×50㎝2或100×100㎝2， 将其贴在墙上，用照相机拍照。然后缩小10～20倍， 变成 5×5 ～ 2.5×2.5㎝2 或 10×10 ～ 5×5㎝2 的精细底 片。这一过程称为初缩。 接下去, 将初缩版装入步进重复照相机，进一步缩 小到2×2㎝2或3.5～3.5㎝2，一步一幅印到铬(Cr)板上， 如下图所示，形成一个阵列。
集成电路的设计基础42页PPT文档
• 一般晶体管的设计
（1）设计步骤：①～⑤（见P153）
（2）设计原则：根据电路和管子参数选择尺寸和图 形，不满足时要再作修改。
（3）常用的几种晶体管图形如下： ① 单基极条图形（适合于高频小功率管） ② 双基极条图形（适合于输出管） ③ 基极和集电极引线孔都是马蹄形结构 ④ 发射极和集电极引线孔是马蹄形结构 ⑤ 梳形结构
• 对同类晶体管 • 对横向PNP晶体管 • 对电阻 • PN结隔离沟接最低电位
– 在以上原则划分下，综合考虑，灵活划分。22Fra bibliotek04.2020
《集成电路设计基础》
7
双极型晶体管版图设计
• 几何对称设计 • 热对称设计 • 图形尺寸选择原则
22.04.2020
《集成电路设计基础》
8
几何对称设计
• 模拟电路为避免“失调”（失调电压和 失调电流）产生，在版图设计上采用 “几何对称设计”。
22.04.2020
《集成电路设计基础》
5
双极型晶体管版图设计
• 划分隔离区：
– 集成电路里的晶体管、二极管、电阻元件是制作在 同一半导体衬底基片上的，由于它们所处的电位各 不相同，因此必须进行电性能隔离。最后用铝线互 连来构成功能电路。
22.04.2020
《集成电路设计基础》
6
隔离区的划分原则
由图可见，当多晶硅穿过有源区时，就形成了
一个管子。在图中当多晶硅穿过N扩散区时，形
成NMOS，当多晶硅穿过P扩散区时，形成PMOS。
表示栅极g
表示栅极g
s
Wd
s
d
d
s
L
表示源极和漏极的
n型扩散区
表示源极和漏极的 p型扩散区
（1）设计步骤：①～⑤（见P153）
（2）设计原则：根据电路和管子参数选择尺寸和图 形，不满足时要再作修改。
（3）常用的几种晶体管图形如下： ① 单基极条图形（适合于高频小功率管） ② 双基极条图形（适合于输出管） ③ 基极和集电极引线孔都是马蹄形结构 ④ 发射极和集电极引线孔是马蹄形结构 ⑤ 梳形结构
• 对同类晶体管 • 对横向PNP晶体管 • 对电阻 • PN结隔离沟接最低电位
– 在以上原则划分下，综合考虑，灵活划分。22Fra bibliotek04.2020
《集成电路设计基础》
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双极型晶体管版图设计
• 几何对称设计 • 热对称设计 • 图形尺寸选择原则
22.04.2020
《集成电路设计基础》
8
几何对称设计
• 模拟电路为避免“失调”（失调电压和 失调电流）产生，在版图设计上采用 “几何对称设计”。
22.04.2020
《集成电路设计基础》
5
双极型晶体管版图设计
• 划分隔离区：
– 集成电路里的晶体管、二极管、电阻元件是制作在 同一半导体衬底基片上的，由于它们所处的电位各 不相同，因此必须进行电性能隔离。最后用铝线互 连来构成功能电路。
22.04.2020
《集成电路设计基础》
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隔离区的划分原则
由图可见，当多晶硅穿过有源区时，就形成了
一个管子。在图中当多晶硅穿过N扩散区时，形
成NMOS，当多晶硅穿过P扩散区时，形成PMOS。
表示栅极g
表示栅极g
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L
表示源极和漏极的
n型扩散区
表示源极和漏极的 p型扩散区
集成电路设计基础
《集成电路设计基础》 集成电路设计基础》
山东大学 信息学院 刘志军
上次课
第9章 晶体管与模拟集成电路基本单元设计 章 § 9.1 § 9.2 § 9.3 § 9.4 晶体管的版图设计 电流源电路设计 基准电压源设计 差分放大器电路设计
2010-9-2
《集成电路设计基础》
2
第10章 数字集成电路基本单元与版图 章
《集成电路设计基础》
27ቤተ መጻሕፍቲ ባይዱ
CMOS反相器 反相器
（2） CMOS物理结构的剖视图如图所示。其中n沟道 晶体管是在p阱区中制作的；而P沟道晶体管是在n 型衬底上制作的。两个晶体管的栅极联在一起形成 输入端。
2010-9-2
《集成电路设计基础》
28
CMOS反相器 反相器
开关特性
我们希望反相器的上升时间和下降时间近似相等， 我们希望反相器的上升时间和下降时间近似相等， 则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 度的 n / p倍左右。 倍左右。
2010-9-2 《集成电路设计基础》 9
TTL基本电路及版图实现 基本电路及版图实现
或非门电路
L = A+ B
2010-9-2
《集成电路设计基础》
10
TTL基本电路及版图实现 基本电路及版图实现
上图中(a) 表示TTL或非门的逻辑电路， 上图中(a) 表示TTL或非门的逻辑电路，图（b） 是它的符号。 由图可见， 或非逻辑功能是对 TTL 是它的符号 。 由图可见 ， 或非逻辑功能是对TTL 与非门的结构改进而来的，即用两个晶体管T 与非门的结构改进而来的，即用两个晶体管T2A和 T2B 代替T2。 若两输入端为低电平， 则T2A和T2B 均 代替T 若两输入端为低电平， 将截止， 将截止，IB3=0，输出为高电平。若A、B两输入端 输出为高电平。 中有一个为高电平， 中有一个为高电平 ， 则 T2A 或 T2B 将饱和 ， 导致 IB3 将饱和， 导致I ＞ 0 ， IB3便使T3 饱和， 输出为低电平。 这就实现 便使T 饱和， 输出为低电平 。 了或非功能。 了或非功能。
山东大学 信息学院 刘志军
上次课
第9章 晶体管与模拟集成电路基本单元设计 章 § 9.1 § 9.2 § 9.3 § 9.4 晶体管的版图设计 电流源电路设计 基准电压源设计 差分放大器电路设计
2010-9-2
《集成电路设计基础》
2
第10章 数字集成电路基本单元与版图 章
《集成电路设计基础》
27ቤተ መጻሕፍቲ ባይዱ
CMOS反相器 反相器
（2） CMOS物理结构的剖视图如图所示。其中n沟道 晶体管是在p阱区中制作的；而P沟道晶体管是在n 型衬底上制作的。两个晶体管的栅极联在一起形成 输入端。
2010-9-2
《集成电路设计基础》
28
CMOS反相器 反相器
开关特性
我们希望反相器的上升时间和下降时间近似相等， 我们希望反相器的上升时间和下降时间近似相等， 则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 度的 n / p倍左右。 倍左右。
2010-9-2 《集成电路设计基础》 9
TTL基本电路及版图实现 基本电路及版图实现
或非门电路
L = A+ B
2010-9-2
《集成电路设计基础》
10
TTL基本电路及版图实现 基本电路及版图实现
上图中(a) 表示TTL或非门的逻辑电路， 上图中(a) 表示TTL或非门的逻辑电路，图（b） 是它的符号。 由图可见， 或非逻辑功能是对 TTL 是它的符号 。 由图可见 ， 或非逻辑功能是对TTL 与非门的结构改进而来的，即用两个晶体管T 与非门的结构改进而来的，即用两个晶体管T2A和 T2B 代替T2。 若两输入端为低电平， 则T2A和T2B 均 代替T 若两输入端为低电平， 将截止， 将截止，IB3=0，输出为高电平。若A、B两输入端 输出为高电平。 中有一个为高电平， 中有一个为高电平 ， 则 T2A 或 T2B 将饱和 ， 导致 IB3 将饱和， 导致I ＞ 0 ， IB3便使T3 饱和， 输出为低电平。 这就实现 便使T 饱和， 输出为低电平 。 了或非功能。 了或非功能。
集成电路的设计基础共70页PPT资料
《集成电路设计基础》
24
反相器实例
参照上述的硅栅工艺设计规则，下图以 反相器（不针对具体的器件尺寸）为例给出 了对应版图设计中应该考虑的部分设计规则 示意图。
对于版图设计初学者来说，第一次设计 就能全面考虑各种设计规则是不可能的。
为此，需要借助版图设计工具的在线DRC 检查功能来及时发现存在的问题，具体步骤 参见本书第十四章。
20
版图几何设计规则
Metal设计规则示意图
08.05.2020
《集成电路设计基础》
21
版图几何设计规则
Pad相关的设计规则列表
编号 6.1
描述 最小焊盘大小
尺寸 90
目的与作用 封装、邦定需要
6.2
最小焊盘边间距
80
防止信号之间串绕
6.3
最小金属覆盖焊盘
6.0
保证良好接触
6.4
焊盘外到有源区最小距
08.05.2020
《集成电路设计基础》
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版图几何设计规则
contact设计规则示意图
08.05.2020
《集成电路设计基础》
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版图几何设计规则
Metal相关的设计规则列表
编号 1
描述
尺寸
金属宽度
2.5
目的与作用 保证铝线的良好电导
2
金属间距
2.0
防止铝条联条
08.05.2020
《集成电路设计基础》
1 引言
版图(Layout)
版图是集成电路从设计走向制
造的桥梁，它包含了集成电路尺 寸、各层拓扑定义等器件相关的 物理信息数据。
集成电路制造厂家根据这些数据 来制造掩膜。
08.05.2020
《集成电路》 讲义
《集成电路》讲义一、什么是集成电路集成电路，这个听起来有些“高大上”的名词，其实已经深深地融入了我们的日常生活。
简单来说，集成电路就是把大量的电子元件，比如晶体管、电阻、电容等，集成在一个小小的芯片上。
想象一下，在一个极其微小的空间里，密密麻麻地排列着无数的电子元件，它们协同工作，实现各种各样的功能。
这就像是在一个小小的城市里，有着无数的居民和设施，共同维持着城市的运转。
集成电路的出现，彻底改变了电子技术的发展进程。
在过去，电子设备往往体积庞大、功能单一，而有了集成电路，电子设备变得越来越小巧、功能越来越强大。
从我们日常使用的手机、电脑，到汽车里的控制系统、医疗设备中的检测仪器，集成电路无处不在。
二、集成电路的发展历程集成电路的发展可以追溯到上世纪 50 年代。
当时，科学家们开始尝试在一块半导体材料上制造多个电子元件。
1958 年，杰克·基尔比（Jack Kilby）发明了第一块集成电路，这是电子技术发展的一个重要里程碑。
在接下来的几十年里，集成电路的技术不断进步。
从最初的小规模集成电路（SSI），到中规模集成电路（MSI）、大规模集成电路（LSI），再到超大规模集成电路（VLSI）和特大规模集成电路（ULSI），集成度越来越高，芯片上能够容纳的电子元件数量呈指数级增长。
同时，制造工艺也在不断改进。
从微米级到纳米级，芯片的制造精度越来越高，性能也越来越强。
如今，最先进的集成电路制造工艺已经达到了 5 纳米甚至更小的尺寸。
三、集成电路的制造过程集成电路的制造是一个极其复杂和精细的过程，就像是在微观世界里进行一场精密的“建筑工程”。
首先，需要准备一块纯净的半导体材料，通常是硅。
然后，通过一系列的工艺步骤，在硅片上形成一层又一层的薄膜，这些薄膜就像是建筑物的“墙壁”和“地板”。
接下来，使用光刻技术在硅片上刻画出电路图案。
这就像是在一张纸上绘制出一幅极其精细的蓝图。
光刻过程中，需要使用到光刻机，这是集成电路制造中最关键的设备之一。
《集成电路设计》PPT课件
薄层电阻
1、合金薄膜电阻
采用一些合金材料沉积在二氧化 硅或其它介电材料表面，通过光 刻形成电阻条。常用的合金材料 有： 钽 Ta 镍铬Ni-Cr 氧化锌 ZnO 铬硅氧 CrSiO
2、多晶硅薄膜电阻
掺杂多晶硅薄膜也是一个很好的电阻 材料，广泛应用于硅基集成电路的制 造。
3、掺杂半导体电阻
不同掺杂浓度的半导体具有不同 的电阻率，利用掺杂半导体的电 阻特性，可以制造电路所需的电 阻器。
sio2
半导体
串联 C=
Ci Cs Ci +Cs
Tox
N+
P
sio2
金 属
PN金+sio属2
纵向结构
横向结构
MOS 电容电容量
ε ε Cox=
A 0 sio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
Csub s
（b）
（c）
§ 4.3 集成电路的互连技术和电感
互连线
单片芯片上器件之间互连：金属化工艺，金属铝 薄膜 电路芯片与外引线之间的连接(电路芯片与系统的 互联)：引线键合工艺
为保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约 束和进行规整。
各种互连线设计应注意的问题
为减少信号或电源引起的损耗及减少芯片 面积，连线应尽量短。
第四章
集成电路设计
第四章
集成电路是由元、器件组成。元、器件分为两大类：
无源元件 电阻、电容、电感、互连线、传输线等
有源器件 各类晶体管
集成电路中的无源源件占的面积一般都比有源器件大。 所以设计时尽可能少用无源元件，尤其是电容、电感和大阻值的电阻。
《集成电路基础》课件
《集成电路基础》ppt课件
目录
• 集成电路简介 • 集成电路的制造工艺 • 集成电路的设计与仿真 • 集成电路的可靠性分析 • 集成电路的发展趋势与挑战
01
集成电路简介
Chapter
集成电路的定义
01
集成电路是将多个电子元件集成在一块衬底上，完成一定的电路或系统功能的微 型电子部件。
02
它采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布 线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个 管壳内，成为具有所需电路功能的微型结构。
包括测试机、探针台、分选机等 。
封装类型 测试目的 测试方法 测试设备
根据封装材料和结构的不同，可 以分为塑料封装、陶瓷封装、金 属封装等。
包括功能测试、参数测试、可靠 性测试等。
03
集成电路的设计与仿真
Chapter
集成电路设计的基本概念
集成电路设计是将电子系统或电路集成在一块芯片上的 过程，包括电路设计、布局设计和版图生成等步骤。
01
金属化与互连
在芯片表面形成金属互连线，实现芯 片内部元件之间的连接。
05
03
光刻与刻蚀
通过光刻技术将电路图形转移到晶圆 表面，然后进行刻蚀，将图形转移到 薄膜上。
04
掺杂与离子注入
通过掺杂或离子注入的方法，改变薄 膜的导电性能，形成不同元件的PN结 、电极等。
集成电路的制程技术
制程技术分类
分为平面型集成电路和立体型集 成电路，其中平面型集成电路占 据主导地位。
02
仿真工具可以模拟实际制造过 程中的各种条件，如温度、电 压和制造工艺的变化，以评估 设计的性能和可靠性。
03
目录
• 集成电路简介 • 集成电路的制造工艺 • 集成电路的设计与仿真 • 集成电路的可靠性分析 • 集成电路的发展趋势与挑战
01
集成电路简介
Chapter
集成电路的定义
01
集成电路是将多个电子元件集成在一块衬底上，完成一定的电路或系统功能的微 型电子部件。
02
它采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布 线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个 管壳内，成为具有所需电路功能的微型结构。
包括测试机、探针台、分选机等 。
封装类型 测试目的 测试方法 测试设备
根据封装材料和结构的不同，可 以分为塑料封装、陶瓷封装、金 属封装等。
包括功能测试、参数测试、可靠 性测试等。
03
集成电路的设计与仿真
Chapter
集成电路设计的基本概念
集成电路设计是将电子系统或电路集成在一块芯片上的 过程，包括电路设计、布局设计和版图生成等步骤。
01
金属化与互连
在芯片表面形成金属互连线，实现芯 片内部元件之间的连接。
05
03
光刻与刻蚀
通过光刻技术将电路图形转移到晶圆 表面，然后进行刻蚀，将图形转移到 薄膜上。
04
掺杂与离子注入
通过掺杂或离子注入的方法，改变薄 膜的导电性能，形成不同元件的PN结 、电极等。
集成电路的制程技术
制程技术分类
分为平面型集成电路和立体型集 成电路，其中平面型集成电路占 据主导地位。
02
仿真工具可以模拟实际制造过 程中的各种条件，如温度、电 压和制造工艺的变化，以评估 设计的性能和可靠性。
03
《集成电路设计基础》课件
学习纠正和避免常见设计错误的方法和技巧。从仔细检查到团队合作，探索有效的方法 来提高设计准确性。
案例研究：常见的集成电路
逻辑门电路设计案例
通过案例研究，深入了解逻辑门电路的设计流程和关键 要点。掌握逻辑门电路的设计技巧和方法。
数字集成电路
探索数字集成电路的设计原理和应用。了解数字集成电 路在电子产品中的重要性和作用。
3
重要的设计工具和软件
介绍常用的电路模拟软件和PCB设计工具，帮助您开展高效的集成电路设计。掌 握合适的工具和软件是提高设计效率的关键。
常见的集成电路设计误区
1 常见的设计错误
了解集成电路设计中常见的错误和问题。从电路连接错误到信号干扰，掌握并避免这些 常见误区将有助于提高设计质量。
2 如何避免并纠
欢迎来到《集成电路设计基础》PPT课件。在这个演示文稿中，我们将探索集 成电路设计的基本概念和流程，介绍重要的工具和常见误区，并通过案例研 究展示常见的集成电路设计。
课程简介
探索集成电路设计的目的和重要性，了解课程大纲。通过此课程，您将掌握 集成电路设计的基本知识和技能，为您的电路设计之旅奠定基础。
半导体基础知识
深入了解PN结和二极管特性以及基本的晶体管工作原理。掌握半导体器件的 基本原理和性质，为后续的集成电路设计打下基础。
集成电路设计流程
1
概述和步骤
了解集成电路设计流程的概述和各个步骤。从需求分析到电路布局，每个步骤都 是构建优秀电路设计的重要环节。
2
电路设计和验证方法
探索电路设计的不同方法和验证技术。了解仿真和实验验证的重要性，确保设计 的准确性和可靠性。
案例研究：常见的集成电路
逻辑门电路设计案例
通过案例研究，深入了解逻辑门电路的设计流程和关键 要点。掌握逻辑门电路的设计技巧和方法。
数字集成电路
探索数字集成电路的设计原理和应用。了解数字集成电 路在电子产品中的重要性和作用。
3
重要的设计工具和软件
介绍常用的电路模拟软件和PCB设计工具，帮助您开展高效的集成电路设计。掌 握合适的工具和软件是提高设计效率的关键。
常见的集成电路设计误区
1 常见的设计错误
了解集成电路设计中常见的错误和问题。从电路连接错误到信号干扰，掌握并避免这些 常见误区将有助于提高设计质量。
2 如何避免并纠
欢迎来到《集成电路设计基础》PPT课件。在这个演示文稿中，我们将探索集 成电路设计的基本概念和流程，介绍重要的工具和常见误区，并通过案例研 究展示常见的集成电路设计。
课程简介
探索集成电路设计的目的和重要性，了解课程大纲。通过此课程，您将掌握 集成电路设计的基本知识和技能，为您的电路设计之旅奠定基础。
半导体基础知识
深入了解PN结和二极管特性以及基本的晶体管工作原理。掌握半导体器件的 基本原理和性质，为后续的集成电路设计打下基础。
集成电路设计流程
1
概述和步骤
了解集成电路设计流程的概述和各个步骤。从需求分析到电路布局，每个步骤都 是构建优秀电路设计的重要环节。
2
电路设计和验证方法
探索电路设计的不同方法和验证技术。了解仿真和实验验证的重要性，确保设计 的准确性和可靠性。
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价格低廉，占领了90％的 IC市场
2021/2/10
4
2.1.2 砷化镓 (GaAs)
能工作在超高速超高频，其原因在于这些材 料具有更高的载流子迁移率，和近乎半绝缘 的电阻率 GaAs的优点: fT可达150GHz/可制作发光器件 /工作在更高的温度/更好的抗辐射性能 GaAs IC 的三种有源器件: MESFET, HEMT 和 HBT
VLSI至少采用两层金属布线。第一层金属主要 用于器件各个极的接触点及器件间的部分连线， 这层金属通常较薄，较窄，间距较小。第二层 主要用于器件间及器件与焊盘间的互联，并形 成传输线。寄生电容大部分由两层金属及其间 的隔离层形成。 多数VLSI工艺中使用3层以上的金属。最上面 一层通常用于供电及形成牢固的接地。其它较
2021/2/10
7
2.1.5 金属材料
金属材料有三个功能： 1. 形成器件本身的接触线 2. 形成器件间的互连线 3. 形成焊盘
2021/2/10
8
半导体表面制作了金属层后，根据金属的种 类及半导体掺杂浓度的不同，可形成
肖特基型接触或欧姆接触
如果掺杂浓度较低，金属和半导体结合面形成肖 特基型接触，构成肖特基二极管。
2021/2/10
18
2.1.6 多晶硅
多晶硅与单晶硅都是硅原子的集合体。 多晶硅特性随结晶度与杂质原子而改变。
高的几层用于提高密度及方便自动化布线。
2021/2/10
16
0.35um CMOS工艺的多层互联线
2021/2/10
17
IC设计与金属布线
多数情况下，IC特别是VLSI版图设计者的 基本任务是完成金属布线。因为基本器件其 它各层的版图通常已经事先做好，存放在元 件库中。门阵列电路中，单元电路内的布线 也已经完成。 对于电路设计者而言，布线的技巧包含合 理使用金属层，减少寄生电容或在可能的情 况下合理利用寄生电容等。
集成电路设计基础Ch02
精品jing
易水寒江雪敬奉
2.1 了解集成电路材料
பைடு நூலகம்
表2.1 集成电路制造所应用到的材料分类
分类
材料
电导率
导 体 铝、金、钨、铜等
105 S·cm-1
半 导 体 硅、锗、砷化镓、磷 化铟等
10-9~10-2 S·cm-1
绝 缘 体 SiO2、SiON、Si3N4等
10-22~10-14 S·cm-1
2021/2/10
5
2.1.3 磷化铟 (InP)
能工作在超高速超高频 三种有源器件: MESFET, HEMT和HBT 广泛应用于光纤通信系统中
覆盖了玻璃光纤的最小色散（1.3um）和最小衰 减（1.55um）的两个窗口
2021/2/10
6
2.1.4 绝缘材料
SiO2 、SiON和Si3N4是 IC 系统中常用的几种 绝缘材料 功能包括： 充当离子注入及热扩散的掩膜 器件表面的钝化层 电隔离
2021/2/10
2
半导体材料在集成电路的制造中起着根本性 的作用 掺入杂质可改变电导率/热敏效应/光电效应 表2.2 半导体材料的重要物理特性 硅，砷化镓和磷化铟是最基本的三种半导体 材料
2021/2/10
3
2.1.1 硅 (Si)
基于硅的多种工艺技术： 双极型晶体管（BJT） 结型场效应管（J-FET） P型、N型MOS场效应管 双极 CMOS（BiCMOS）
通过金属之间或与Si的互相掺杂可以增强热稳定性。
2021/2/10
12
铜(Cu)
因 为 铜 的 电 阻 率 为 1 . 7 cm, 比 铝 3 . 1 cm的电阻率低, 今后,以铜代铝将成为 半导体技术发展的趋势.
IBM公司最早推出铜布线的CMOS工艺, 实现 了400MHz Power PC芯片.
0.18m的CMOS工艺中几乎都引入了铜连线 工艺.
2021/2/10
13
金与金合金
由于GaAs与III/V器件及IC被应用于对速度与可靠性要求很 高的行业，如电脑、通讯、军事、航空等。故对形成金属 层所使用的金属有一定的限制。
而GaAs、InP衬底的半绝缘性质及化学计量法是挑选金属 时的附加考虑因素。由于离子注入技术的最大掺杂浓度为 3·1018cm-3，故不能用金属与高掺杂的半导体（>3·1019cm-3） 形成欧姆接触（受到最大掺杂浓度的限制）。这个限制促 使人们在GaAs及InP芯片中采用合金（掺杂浓度低）作为 接触和连接材料。在制作N型GaAs欧姆接触时采用金与锗 (合金)形成的低共熔混合物。所以第一第二层金属必须和 金锗欧姆接触相容，因此有许多金合金系统得到应用。
2021/2/10
10
铝（Al）
在Si基VLSI技术中，由于Al几乎可满足金 属连接的所有要求，被广泛用于制作欧姆 接触及导线。
随着器件尺寸的日益减小，金属化区域的 宽度也越来越小，故连线电阻越来越高， 其RC常数是限制电路速度的重要因素。
要减小连线电阻，采用低电阻率的金属或 合金是一个值得优先考虑的方法。
如果掺杂浓度足够高，以致于隧道效应可以抵消 势垒的影响，那么就形成了欧姆接触(双向低欧 姆电阻值)。
器件互连材料包括
金属，合金，多晶硅，金属硅化物
2021/2/10
9
IC制造用金属材料
铝，铬，钛，钼，铊，钨等纯金属和合金薄层 在VLSI制造中起着重要作用。这是由于这些金 属及合金有着独特的属性。如对Si及绝缘材料 有良好的附着力，高导电率，可塑性，容易制 造，并容易与外部连线相连。 纯金属薄层用于制作与工作区的连线，器件间 的互联线，栅及电容、电感、传输线的电极等。
2021/2/10
11
铝合金
在纯金属不能满足一些重要的电学参数、达不到可靠 度的情况下，IC金属化工艺中采用合金。 硅铝、铝铜、铝硅铜等合金已用于减小峰值、增大电 子迁移率、增强扩散屏蔽，改进附着特性等。或用于 形成特定的肖特基势垒。例如,稍微在Al中多加1wt% 的Si即可使Al导线上的缺陷减至最少，而在Al中加入 少量Cu，则可使电子迁移率提高101000倍；
2021/2/10
14
金与金合金(续)
基于金的金属化工艺和半绝缘衬底及多层布 线系统的组合有一个优点，即芯片上传输线 和电感有更高的Q值。 在大部分GaAs IC工艺中有一个标准的工序： 即把第一层金属布线与形成肖特基势垒与栅 极形成结合起来。（MESFET)
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15
两层与多层金属布线
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2.1.2 砷化镓 (GaAs)
能工作在超高速超高频，其原因在于这些材 料具有更高的载流子迁移率，和近乎半绝缘 的电阻率 GaAs的优点: fT可达150GHz/可制作发光器件 /工作在更高的温度/更好的抗辐射性能 GaAs IC 的三种有源器件: MESFET, HEMT 和 HBT
VLSI至少采用两层金属布线。第一层金属主要 用于器件各个极的接触点及器件间的部分连线， 这层金属通常较薄，较窄，间距较小。第二层 主要用于器件间及器件与焊盘间的互联，并形 成传输线。寄生电容大部分由两层金属及其间 的隔离层形成。 多数VLSI工艺中使用3层以上的金属。最上面 一层通常用于供电及形成牢固的接地。其它较
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2.1.5 金属材料
金属材料有三个功能： 1. 形成器件本身的接触线 2. 形成器件间的互连线 3. 形成焊盘
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半导体表面制作了金属层后，根据金属的种 类及半导体掺杂浓度的不同，可形成
肖特基型接触或欧姆接触
如果掺杂浓度较低，金属和半导体结合面形成肖 特基型接触，构成肖特基二极管。
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18
2.1.6 多晶硅
多晶硅与单晶硅都是硅原子的集合体。 多晶硅特性随结晶度与杂质原子而改变。
高的几层用于提高密度及方便自动化布线。
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0.35um CMOS工艺的多层互联线
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IC设计与金属布线
多数情况下，IC特别是VLSI版图设计者的 基本任务是完成金属布线。因为基本器件其 它各层的版图通常已经事先做好，存放在元 件库中。门阵列电路中，单元电路内的布线 也已经完成。 对于电路设计者而言，布线的技巧包含合 理使用金属层，减少寄生电容或在可能的情 况下合理利用寄生电容等。
集成电路设计基础Ch02
精品jing
易水寒江雪敬奉
2.1 了解集成电路材料
பைடு நூலகம்
表2.1 集成电路制造所应用到的材料分类
分类
材料
电导率
导 体 铝、金、钨、铜等
105 S·cm-1
半 导 体 硅、锗、砷化镓、磷 化铟等
10-9~10-2 S·cm-1
绝 缘 体 SiO2、SiON、Si3N4等
10-22~10-14 S·cm-1
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5
2.1.3 磷化铟 (InP)
能工作在超高速超高频 三种有源器件: MESFET, HEMT和HBT 广泛应用于光纤通信系统中
覆盖了玻璃光纤的最小色散（1.3um）和最小衰 减（1.55um）的两个窗口
2021/2/10
6
2.1.4 绝缘材料
SiO2 、SiON和Si3N4是 IC 系统中常用的几种 绝缘材料 功能包括： 充当离子注入及热扩散的掩膜 器件表面的钝化层 电隔离
2021/2/10
2
半导体材料在集成电路的制造中起着根本性 的作用 掺入杂质可改变电导率/热敏效应/光电效应 表2.2 半导体材料的重要物理特性 硅，砷化镓和磷化铟是最基本的三种半导体 材料
2021/2/10
3
2.1.1 硅 (Si)
基于硅的多种工艺技术： 双极型晶体管（BJT） 结型场效应管（J-FET） P型、N型MOS场效应管 双极 CMOS（BiCMOS）
通过金属之间或与Si的互相掺杂可以增强热稳定性。
2021/2/10
12
铜(Cu)
因 为 铜 的 电 阻 率 为 1 . 7 cm, 比 铝 3 . 1 cm的电阻率低, 今后,以铜代铝将成为 半导体技术发展的趋势.
IBM公司最早推出铜布线的CMOS工艺, 实现 了400MHz Power PC芯片.
0.18m的CMOS工艺中几乎都引入了铜连线 工艺.
2021/2/10
13
金与金合金
由于GaAs与III/V器件及IC被应用于对速度与可靠性要求很 高的行业，如电脑、通讯、军事、航空等。故对形成金属 层所使用的金属有一定的限制。
而GaAs、InP衬底的半绝缘性质及化学计量法是挑选金属 时的附加考虑因素。由于离子注入技术的最大掺杂浓度为 3·1018cm-3，故不能用金属与高掺杂的半导体（>3·1019cm-3） 形成欧姆接触（受到最大掺杂浓度的限制）。这个限制促 使人们在GaAs及InP芯片中采用合金（掺杂浓度低）作为 接触和连接材料。在制作N型GaAs欧姆接触时采用金与锗 (合金)形成的低共熔混合物。所以第一第二层金属必须和 金锗欧姆接触相容，因此有许多金合金系统得到应用。
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10
铝（Al）
在Si基VLSI技术中，由于Al几乎可满足金 属连接的所有要求，被广泛用于制作欧姆 接触及导线。
随着器件尺寸的日益减小，金属化区域的 宽度也越来越小，故连线电阻越来越高， 其RC常数是限制电路速度的重要因素。
要减小连线电阻，采用低电阻率的金属或 合金是一个值得优先考虑的方法。
如果掺杂浓度足够高，以致于隧道效应可以抵消 势垒的影响，那么就形成了欧姆接触(双向低欧 姆电阻值)。
器件互连材料包括
金属，合金，多晶硅，金属硅化物
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IC制造用金属材料
铝，铬，钛，钼，铊，钨等纯金属和合金薄层 在VLSI制造中起着重要作用。这是由于这些金 属及合金有着独特的属性。如对Si及绝缘材料 有良好的附着力，高导电率，可塑性，容易制 造，并容易与外部连线相连。 纯金属薄层用于制作与工作区的连线，器件间 的互联线，栅及电容、电感、传输线的电极等。
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铝合金
在纯金属不能满足一些重要的电学参数、达不到可靠 度的情况下，IC金属化工艺中采用合金。 硅铝、铝铜、铝硅铜等合金已用于减小峰值、增大电 子迁移率、增强扩散屏蔽，改进附着特性等。或用于 形成特定的肖特基势垒。例如,稍微在Al中多加1wt% 的Si即可使Al导线上的缺陷减至最少，而在Al中加入 少量Cu，则可使电子迁移率提高101000倍；
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金与金合金(续)
基于金的金属化工艺和半绝缘衬底及多层布 线系统的组合有一个优点，即芯片上传输线 和电感有更高的Q值。 在大部分GaAs IC工艺中有一个标准的工序： 即把第一层金属布线与形成肖特基势垒与栅 极形成结合起来。（MESFET)
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15
两层与多层金属布线