一种新型基于高速串行通信的多通道同步采样技术

ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．１０００－１０２６．２０１２．０９．０１５一种新型基于高速串行通信的多通道同步采样技术姜　雷，周华良，郑玉平，夏　雨，姚吉文，吴通华（国网电力科学研究院／南京南瑞集团公司，江苏省南京市２１０００３）摘要：微机型高压继电保护装置需要实时采样和处理多通道交流电气量数据，多通道采样数据的同步性和数据处理的实时性是影响保护性能的２个重要因素。

文中针对以往同步采样及数据接口方式进行了改进，提出了一种基于高速串行通信的多通道同步采样技术，硬件上进一步保证数据采样同步性，同时提高采样数据传输、存储的快速性和并发性。

该技术具有很好的扩展性和高可靠性，可以满足不同微机型高压继电保护装置，尤其是模拟采样回路通道数需求较多的场合，目前已经在某系列微机型高压继电保护装置上得到验证并取得实际工程应用。

关键词：继电保护；同步采样；高速串行；多通道收稿日期：２０１１－０５－２４；修回日期：２０１１－１２－２１。

０　引言现代高压继电保护装置的交流信号分析理论和保护算法大多建立在交流同步采样基础上［１－４］。

因此，同步采样的质量及采样数据处理的实时性对于实现保护逻辑至关重要，是影响高压继电保护装置保护性能的２个重要因素。

不考虑微处理器运算速度，对采样系统来讲采样频率越高、转换速度越快、采样精度越高，越有利于提高保护响应的准确性和快速性。

在不增加硬件成本的前提下，采用交流同步采样技术可提高交流采样的同步性［５－６］。

然而，如何改进硬件电路也是必须考虑的问题。

继电保护装置的多通道同步采样往往采用多路选择器和模拟／数字（Ａ／Ｄ）转换器组合的方式实现［７］，并且多使用并行数字接口方式向数字信号处理器（ＤＳＰ）传输数据。

这种方法固然能够实现同步采样，但是在模拟采样回路通道数比较多的场合，多路选择器对采样同步性的影响会更加明显，同时Ａ／Ｄ转换器与ＤＳＰ的数据接口通常使用并行总线方式实现，此种接口在Ａ／Ｄ转换器数量较多时数据传输效率也会降低。

因此，研究如何进一步提高采样的同步性以及高效、可靠地获取并传输采样数据对于提高保护性能具有重要意义。

针对这一现实技术需求，本文提出了一种新型的基于高速串行通信的多通道同步采样技术，并详细论述了该技术在微机型高压继电保护装置中的设计与实现。

实践证明，该技术方法能够保证采样数据的同步性和数据传输的可靠性，提高保护在交流采样方面的处理性能。

１　基于高速串行通信的多通道同步采样系统总体技术方案继电保护装置对交流采样设计的基本要求是具有同步性、实时性、多通道和高精度。

为了实现这一设计目标，采用现场可编程门阵列（ＦＰＧＡ）和若干片１６位高精度同步Ａ／Ｄ转换器构成高速串行多通道同步采样系统，原理框图如图１所示。

图１　基于高速串行通信的多通道同步采样系统Ｆｉｇ．１　Ｍｕｌｔｉ－ｃｈａｎｎｅｌ　ｓｙｎｃｈｒｏｎｏｕｓ　ｓａｍｐｌｉｎｇ　ｓｙｓｔｅｍｂａｓｅｄ　ｏｎ　ｈｉｇｈ－ｓｐｅｅｄ　ｓｅｒｉａｌ　ｃｏｍｍｕｎｉｃａｔｉｏｎ此方案中采用的Ａ／Ｄ转换器为ＡＤＩ公司的１６位、８通道同步采样器件ＡＤ７６０６。

此器件内置模拟输入钳位保护、二阶抗混叠滤波器、跟踪保持放大器、１６位电荷再分配逐次逼近型Ａ／Ｄ转换器，以及灵活的数字滤波器和２．５Ｖ基准电压源、基准电压缓冲等。

ＡＤ７６０６采用５Ｖ单电源供电，可以处理±１０Ｖ和±５Ｖ真双极性输入信号，同时所有通道均能以高达每秒２０万个采样点的吞吐速率采样。

其中，输入钳位保护电路可以耐受最高达±１６．５Ｖ的电压。

此Ａ／Ｄ转换器的抗混叠滤波器的３ｄＢ截—２８—第３６卷　第９期２０１２年５月１０日Ｖｏｌ．３６　Ｎｏ．９Ｍａｙ　１０，２０１２止频率为２２ｋＨｚ；当采样速率达每秒２０万个采样点时，它具有４０ｄＢ抗混叠抑制特性。

灵活的数字滤波器采用引脚驱动，可以改善信噪比（ＳＮＲ），并降低３ｄＢ带宽。

上述指标从性能上保证了模拟通道的高精度和高性能。

在本文的采样系统回路方案中，所有Ａ／Ｄ转换器的采样启动使用同一个启动信号来控制。

由于每片Ａ／Ｄ转换器的８路模拟通道可以由同一个启动信号同时触发采样，保证了采样系统回路所有模拟输入通道的采样能够同时触发，且发送给ＤＳＰ的中断信号与这一启动信号严格保持同步，因此从基本方案上保证了所有采样数据的同步性。

在ＦＰＧＡ内部，设计若干Ａ／Ｄ转换器接口控制电路，每块控制电路都使用高速同步串行接口与Ａ／Ｄ转换器交互数据，利用ＦＰＧＡ的并发性和实时性实现了快速获取采样数据的功能。

与并行总线接口方式相比，串行接口方式不仅可在外接Ａ／Ｄ转换器数量较多的情况下减少总转换时间，提高采样频率，还可利用硬件电路可复制的思想使接口电路设计模块化，从而能够方便地扩展外部Ａ／Ｄ转换器，理论上可达到接入任意多路模拟通道的设计目的。

ＦＰＧＡ内部还设计了与ＤＳＰ通信的串行接口控制电路，将从Ａ／Ｄ转换器接口控制电路获得的采样数据通过高速同步串行接口发送到ＤＳＰ。

由系统原理框图可以看出，ＤＳＰ串行接口的外部硬件连接信号和Ａ／Ｄ转换器控制电路的外部硬件连接信号是相同的，这样的设计可以使ＤＳＰ在硬件接口上兼容此采样系统和外部Ａ／Ｄ转换器，增加了采样系统配置的灵活性。

２　Ａ／Ｄ转换器控制电路设计Ａ／Ｄ转换器控制电路通过串行接口完成ＦＰＧＡ对外部Ａ／Ｄ转换器的控制功能，包括向Ａ／Ｄ转换器发出同步启动信号、片选信号及采样时钟信号，并依据Ａ／Ｄ转换器的响应信号来读取数字转换结果，电路拓扑如图２所示。

图２　Ａ／Ｄ转换器控制电路拓扑图Ｆｉｇ．２　Ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉｔ　ｔｏｐｏｌｏｇｙ　ｏｆ　Ａ／Ｄ　ｃｏｎｖｅｒｔｅｒ这些电路功能均使用硬件描述语言（ＨＤＬ）进行设计实现。

为了减少读取时间，Ａ／Ｄ转换器控制电路通过２路数字通道读取采样数据。

硬件时序基于Ａ／Ｄ转换器的数字接口时序图来设计，如图３所示。

图３　Ａ／Ｄ转换器串行接口时序图Ｆｉｇ．３　Ｓｅｒｉａｌ　ｉｎｔｅｒｆａｃｅ　ｔｉｍｉｎｇ　ｄｉａｇｒａｍ　ｏｆ　Ａ／Ｄ　ｃｏｎｖｅｒｔｅｒ信号ＣＯＮＶＳＴ上升沿触发Ａ／Ｄ转换器开始Ａ／Ｄ转换，信号ＢＵＳＹ拉高表示Ａ／Ｄ转换器正在转换，Ａ／Ｄ转换器控制电路等待信号ＢＵＳＹ下降沿到来后发出有效信号ＣＳ及采样时钟信号ＳＣＬＫ，ＣＳ下降沿移出１６位采样数据的最高位（ＤＢ１５），采样数据通道ＤｏｕｔＡ和ＤｏｕｔＢ采样数据的其余位在ＳＣＬＫ的上升沿作用下延时一定时间后串行移出，Ａ／Ｄ转换器控制电路在ＳＣＬＫ下降沿对数据采样。

为了降低高频信号噪声对采样精度的影响，ＳＣＬＫ仅在ＣＳ有效时输出，其余时间保持高电平不变，ＳＣＬＫ有效时的最高设计频率为２５ＭＨｚ。

硬件设计流程图如图４所示。

图４　Ａ／Ｄ转换器控制电路设计流程Ｆｉｇ．４　Ｆｌｏｗ　ｃｈａｒｔ　ｏｆ　ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉｔ　ｄｅｓｉｇｎｆｏｒ　Ａ／Ｄ　ｃｏｎｖｅｒｔｅｒ使用数字仿真与试验方法对Ａ／Ｄ转换器接口控制电路的设计进行验证，相关内容参见附录Ａ。

—３８—·研制与开发·　姜　雷，等　一种新型基于高速串行通信的多通道同步采样技术３　采样数据存储及ＤＳＰ串行接口控制电路设计为了满足ＤＳＰ直接连接Ａ／Ｄ转换器的技术需求，实现硬件电路的兼容性，此采样系统要设计成与外部Ａ／Ｄ转换器具有相同功能和接口时序的虚拟Ａ／Ｄ转换器。

因此，在与ＤＳＰ的数字接口功能设计上应达到２个目标：采样数据能够重复读取；硬件接口信号与接口时序应与Ａ／Ｄ转换器接口相类似。

此系统在采样数据存储设计和ＤＳＰ串行接口设计上都要遵循这一设计原则。

在采样数据存储设计方面，通用的数据存储方式有先进先出（ＦＩＦＯ）存储器方式、随机存储器（ＲＡＭ）方式和寄存器方式。

为了使采样数据能够重复读取，可选的数据存储方式是ＲＡＭ方式或寄存器方式。

由于ＲＡＭ方式存在读操作问题，输出数据延时较大，再考虑到ＲＡＭ方式下控制逻辑设计比较复杂，所以采用寄存器方式来存储采样数据。

ＤＳＰ串行接口电路设置与Ａ／Ｄ转换器接口相同数量的外部接口信号，主要实现多路采样数据的组合、传输功能，电路拓扑如图５所示。

图５　ＤＳＰ串行接口控制电路拓扑图Ｆｉｇ．５　Ｓｅｒｉａｌ　ｉｎｔｅｒｆａｃｅ　ｃｏｎｔｒｏｌ　ｃｉｒｃｕｉｔ　ｔｏｐｏｌｏｇｙ　ｏｆ　ＤＳＰ同时，ＤＳＰ串行接口电路的接口时序设计也与Ａ／Ｄ转换器接口类似，如图６所示。

图６　ＤＳＰ串行接口时序图Ｆｉｇ．６　Ｓｅｒｉａｌ　ｉｎｔｅｒｆａｃｅ　ｔｉｍｉｎｇ　ｄｉａｇｒａｍ　ｏｆ　ＤＳＰ其中，信号ＢＵＳＹ＿Ｓ与ＢＵＳＹ类似，表示虚拟Ａ／Ｄ转换器进行Ａ／Ｄ转换的工作状态，其有效电平宽度代表虚拟Ａ／Ｄ转换器的转换时间，包括Ａ／Ｄ转换器的转换时间和从Ａ／Ｄ转换器数字接口读取转换结果的时间。

当信号ＢＵＳＹ＿Ｓ的电平由高变低后，帧同步信号ＦＲＭＳＹＮＣ即可以拉低，数据通道Ｄ０和Ｄ１同时发出采样数据的最高位，此后在串行接口时钟信号ＣＬＫ的作用下继续发送采样数据，ＣＬＫ有效时设计最大频率为２５ＭＨｚ。

使用数字仿真与试验方法对ＤＳＰ串行接口控制电路的设计进行验证，相关内容参见附录Ａ。

４　可靠性设计在系统可靠性设计方面，主要考虑以下环节。

１）为了防止系统上电瞬间，Ａ／Ｄ转换器的工作状态不确定导致的采样数据异常问题，在ＤＳＰ串行接口设计中增加了防误功能，即在ＦＰＧＡ加载后复位Ａ／Ｄ转换器一次。

在此期间，若ＤＳＰ向采样系统请求数据则发送全零数据，等到Ａ／Ｄ转换器进入稳定工作状态后再发送采样数据，提高采样数据传输的可靠性，有效避免保护装置上电或系统发生异常复位时发生采样异常告警甚至误动的情况。

２）从Ａ／Ｄ转换器得到的采样数据使用相对简单的寄存器方式进行存储，不存在ＲＡＭ读写操作等相对复杂的存储时序，同时可以保证使用高速同步串行接口传输采样数据时有足够的时序裕度，增强ＤＳＰ在ＣＬＫ时钟沿采样数据位的可靠性。

３）考虑到Ａ／Ｄ转换器串行接口和ＤＳＰ串行接口在通信过程中存在受到外部干扰导致通信异常的可能性，在设计中增加了周期性自恢复功能，使得每个系统采样周期的数据传输过程与此前的电路状态无关，有效避免了由于外部干扰造成的数据传输错误问题。

５　结语本文针对高压继电保护装置的交流电气量采样需求，提出一种以ＦＰＧＡ和高精度Ａ／Ｄ转换器为基础的，新型基于高速串行通信的多通道同步采样技术。

该技术能够满足高压继电保护装置在不同应用场合下的采样需要，已经在国网电力科学研究院研发的ＡＲＰ－３００系列微机型高压继电保护装置上得到充分验证和实际应用［８－９］。

本课题为南瑞集团公司科技资助项目（ＪＴ０９００１－ＪＢ）。

附录见本刊网络版（ｈｔｔｐ：／／ａｅｐｓ．ｓｇｅｐｒｉ．ｓｇｃｃ．ｃｏｍ．ｃｎ／ａｅｐｓ／ｃｈ／ｉｎｄｅｘ．ａｓｐｘ）。