数字逻辑几个时序逻辑电路例题

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数字电路与逻辑设计习题及参考答案

数字电路与逻辑设计习题及参考答案

数字电路与逻辑设计习题及参考答案一、选择题1. 以下表达式中符合逻辑运算法则的是 D 。

·C=C 2 +1=10 <1 +1=12. 一位十六进制数可以用 C 位二进制数来表示。

A . 1 B . 2 C . 4 D . 163. 当逻辑函数有n 个变量时,共有 D 个变量取值组合?A. nB. 2nC. n 2D. 2n 4. 逻辑函数的表示方法中具有唯一性的是 A 。

A .真值表 B.表达式 C.逻辑图 D.状态图5. 在一个8位的存储单元中,能够存储的最大无符号整数是 D 。

A .(256)10 B .(127)10 C .(128)10 D .(255)106.逻辑函数F=B A A ⊕⊕)( = A 。

C.B A ⊕D. B A ⊕ 7.求一个逻辑函数F 的对偶式,不可将F 中的 B 。

A .“·”换成“+”,“+”换成“·” B.原变量换成反变量,反变量换成原变量 C.变量不变D.常数中“0”换成“1”,“1”换成“0” 8.A+BC= C 。

A .A+B +C C.(A+B )(A+C ) +C9.在何种输入情况下,“与非”运算的结果是逻辑0。

DA .全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是1 10.在何种输入情况下,“或非”运算的结果是逻辑1。

AA .全部输入是0 B.全部输入是1 C.任一输入为0,其他输入为1 D.任一输入为111.十进制数25用8421BCD 码表示为 B 。

101 010112.不与十进制数()10等值的数或代码为 C 。

A .(0101 8421BCD B .16 C .2 D .813.以下参数不是矩形脉冲信号的参数 D 。

A.周期 B.占空比 C.脉宽 D.扫描期 14.与八进制数8等值的数为: BA. 2B.16C. )16D. 215. 常用的BCD码有 D 。

A.奇偶校验码B.格雷码码 D.余三码16.下列式子中,不正确的是(B)+A=A B.A A1⊕=⊕=A ⊕=A17.下列选项中,______是TTLOC门的逻辑符号。

第四章 数字逻辑基础(1)

第四章 数字逻辑基础(1)

锁存器和触发器工作波形示意图:
Set Reset R Q Set Reset Clock S C R Q Q S Q
Байду номын сангаас
Q
Q
4.3 锁存器 4.3.1 RS锁存器 (1) 电路结构及逻辑符号
SD
≥1
Q
≥1
S R
Q

S R
Q
RD
Q
Q
Q
SD :置位端(置1端); RD :复位端(置0端); 定义: Q=0,Q=1 为0状态; Q=1,Q=0 为1状态.
RD 0 0 0 1 0 1 0
1 0 0 0 × 1 1 0 1 1 0 × 0 0
4.3.2 门控RS锁存器 在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时 间,受控制信号的控制.
R C
&
≥1 &
RD ≥1
Q
1S C1 Q
Q
1R
Q
S
SD
RD=R· C
SD=S· C
当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变.
(3) RS锁存器的功能描述 ① 特性表
② 特性方程
Qn+1=SD+RDQn SDRD=0
③ 状态图
SD=0 RD=×
0
SD=1 RD=0
1
SD=0 RD=1
SD=× RD=0
RS锁存器工作波形图(初态假设为0)
SD 0 Q Q
1 0 1 0 0 0 1 0 0 1 SD RD 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn+1 0 0 1 1 0 0 1 0 0 1 1 1 0 × 1 ×

时序逻辑电路应用举例

时序逻辑电路应用举例
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例1 时序逻辑电路应用举例1
设计串行比较器。串行比较器对两个位数 设计串行比较器。 相同的二进制数A 进行比较,如果A>B, 相同的二进制数A,B进行比较,如果A>B, 则输出Z1Z0=10,A<B则输出 则输出Z1Z0=01, 则输出Z1Z0=10,A<B则输出Z1Z0=01, A=B则输出 A=B则输出Z1Z0=00。 则输出Z1Z0=00。
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例1 时序逻辑电路应用举例1
分析:根据题意, 分析:根据题意,电路的输入为两个位数相同的数 输出为Z1Z0,状态A>B用S1,A<B用S2, 据A,B;输出为Z1Z0,状态A>B用S1,A<B用S2, A=B用S0表示 画出状态转换图如下: A=B用S0表示。画出状态转换图如下: 表示。
AB=11 × × × ×
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例4 时序逻辑电路应用举例4
设计售4分的邮票机。 设计售4分的邮票机。自动售邮票机能 出售一张4分邮票,并向顾客退回余款, 出售一张4分邮票,并向顾客退回余款,它 的投币口每次只能接受一个1 的投币口每次只能接受一个1分、2分、5分 的硬币。 的硬币。
00/00 11/10 S5 10/00 01,10/01 00,01, 10/00 S0 01,11/00 10/00 10,11/01 S4 00/00 01/00 S3 00/00 10,11/00 01/00 S2 00/00 X1X2/F1F2 00/00 11/00 S1
01,11/01
《数字逻辑电路》 数字逻辑电路》
时序逻辑电路应用举例3 时序逻辑电路应用举例3

时序逻辑电路设计题

时序逻辑电路设计题

时序逻辑电路设计题-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN第1题: 设计一个串行数据检测器,对它的要求是:连续输入3个或3个以上的1时输出为1,其他输入情况下输出为0。

答案输入数据作为输入变量,用X 表示;检测结果为输出变量,用Y 表示。

设电路没有输入1以前的状态为0S ,输入一个1状态为1S ,连续输入两个1后的状态为2S ,连续输入3个1以后的状态为3S 。

状态转换图为:求得触发器的输入方程为:X K XQ J ==101; 1;010==K Q X J 输出方程:1XQ Y = 画出逻辑图第2题: 试用JK 触发器和门电路设计一个同步七进制计数器。

答案因为七进制计数器需要有7个不同的状态,所以需要用三个触发器组成。

根据题目要求画出状态转换图:卡诺图为:从卡诺图得到的状态方程为:驱动方程为:设计得到的逻辑电路图为:第3题:设计一“011”序列检测器,每当输入011码时,对应最后一个1,电路输出为1。

答案画出原始状态图(或称转移图)输入端X:输入一串行随机信号输出端Z:当X出现011序列时,Z=1;否则Z=0选用T触发器表达式为:A BCD1/00/00/01/10/00/01/01/011XQQT+=XQQXT+=T触发器的驱动方程为:第4题:用JK触发器设计时序逻辑电路,状态表如下所示:nn QQ1YQQ nn/111++A=0A=10001/011/00110/000/01011/001/01100/110/1答案所要设计的电路由4个状态,需要用两个JK触发器实现,求得JK触发器的激励方程为:1==KJ11QAKJ⊕==输出方程:1QQY=由输出方程和激励方程画电路1QXQZ=11XQQT+=XQQXT+=Z=。

数字逻辑技术试卷及解析

数字逻辑技术试卷及解析
状态转换图略。由上分析可得,该计数器为模 7 计数器。状态转换关系为:101→010→ 011→000→100→001→110→101。
3.试用 74LS161 集成芯片构成十二进制计数器。要求采用反馈预置法实现。
解:利用反馈预置法图如下: &
1
P QAQBQCQDCO
T 74161 LD
CP
CPDADBDCDDCr 1
输出 方程和 次态 方程,若所分析的电路属于 异 步时序逻辑电路,则还要写出各 位触发器的 时钟脉冲 方程。
10.在分频、控制和测量等电路中,计数器应用得非常广泛。构成一个六进制计数器最 少要采用 三 位触发器,这时构成的电路有 6 个有效状态, 2 个无效状态。
11.寄存器可分为 数码 寄存器和 移位 寄存器,集成 74LS194 属于 双向 移位 寄存器。移位寄存器除了具有 存储代码 功能外,还具有 移位 功能。
3.时序逻辑电路中,若输出仅与存储电路的输出状态 Q 有关,则一定是 莫尔 型时 序逻辑电路;如果时序逻辑电路中不仅有存储记忆电路,而且还有逻辑门电路时,构成的电 路类型通常称为 米莱 型时序逻辑电路。
4.计数器的基本功能是 计数 和 分频 。计数器电路中的 无效码 在开机时出现, 不用人工或其它设备的干预,能够很快自行进入 有效循环体 ,使 无效 码不再出现的能 力称为 自启动 能力。
(2)各触发器的驱动方程:J1=D K1= D J2=Q1n K2= Q1n J3=Q1n K3= Q2n 把驱动方程代入各 JK 触发器的特征方程,可得到它们的次态方程如下:
Q n+1 1
=
Dn
Q n1 2
Q1n
Q n1 3
Q2n
(3)根据上述方程,写出相应的逻辑功能真值表:

“数字逻辑电路”课程中时延及时序问题的讨论

“数字逻辑电路”课程中时延及时序问题的讨论

课程教育研究Course Education Research2021年第8期在目前常见的数字逻辑电路的教材中[1],数字逻辑电路中的信号传输延迟通常是一个被回避掉的问题。

一般来说,数字电路教材只有三处会涉及到时延的相关内容:第一处是竞争和竞争冒险;第二处是SR锁存器的不定态介绍;第三处是传输延迟边沿JK触发器的原理讲解。

虽然有涉及,但除了竞争冒险,通常教材并不会对时延问题的影响展开深入的讨论。

产生这个现象的主要原因可能是,在传统的数字电路课程中,除了竞争冒险现象以外,逻辑器件的信号延迟不会对数字电路的分析设计有明显的影响。

由于晶体管电压电流变化导致的时延通常都是微秒甚至纳秒级别,因此在传统数字电路设计中时延的影响确实可以忽略不计。

但随着半导体技术的飞速发展,逻辑电路的工作时钟越来越高。

逻辑器件的时延对逻辑电路设计的影响也越来越明显。

因此,在当前数字逻辑电路的课程中,是否需要对逻辑器件的延迟问题展开分析讨论,让学生理解时延问题的原理及对逻辑电路设计的影响,应当是数字逻辑电路课程教师重视和并进行讨论的问题。

1.数字电路课程中时延问题的意义目前数字逻辑电路课程的教学内容正面临着从传统74系列芯片向FPGA平台转变的过程[2-3]。

由于历史原因,部分高校数字电路课程的教学重点放在电路逻辑功能的实现。

即学生只要做好电路设计,或者写好逻辑代码就可以了,其他的都可以通过EDA软件来解决。

但就实际的情况来看,这种情况仅适用于时钟频率低的场景。

在一些时钟频率较高的逻辑电路设计场景下,情况就会有所不同。

譬如在采用HLS设计实现高性能逻辑电路时,经常会发生同样C 代码,在有的FPGA芯片上综合成组合逻辑电路,而在另一些FPGA芯片上综合成时序逻辑;或者有的循环运算在展开成流水线设计时,第一个数据到下一个数据需要延迟两个时钟,而同样功能的代码,只是实现形不同,流水线展开后数据之间的延迟就变成一个时钟[4]。

这些问题体现出一点,就是当前的逻辑电路设计是和逻辑器件的延迟特性密切相关的。

数字电子技术时序逻辑电路习题

数字电子技术时序逻辑电路习题
第42页/共55页
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
第43页/共55页
6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
节目录
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X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
第16页/共55页
(2) 解:① 输入变量为X、输出变量为Z;
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
节目录
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同步时序逻辑电路的习题 数字逻辑

同步时序逻辑电路的习题 数字逻辑

* 异步二进制计数器
也用 3 个 JK 触发器实现,CR 为清零端,电路图如下所示(3 个 JK 触发器的输入端均
悬空)
Q2
Q1
Q0


IK
IJ
IK
IJ

CR

• •
IK
IJ
Cp

悬空
驱动方程同上(略) 输出波形如下所示(对比同步计数器,看看异同)
Cp
Q0 Q1 Q2
111
110
101
100
011
输入 x / 输出 Z
0/0 00
1/0
1/0 01
状态 y2y1
0/1 0/0
1/0 0/0
1/0
11
10
2、分析下图所示的逻辑电路,说明该电路的功能。
y3
• y2
IK
IJ
Cp
••
&
IK
IJ
• ••

&
。y1
y1
IK
IJ
“1”
。•
1
x
3、分析下图所示的逻辑电路,设电路初始状态为“00”,输入序列为 x=10011110110,作出 输出响应序列,并说明电路功能。
D. 触发器一定更少
4、同步时序电路设计中,状态编码采用相邻编码法的目的是( D )。
A. 减少电路中的触发器
B. 提高电路速度
C. 提高电路可靠性
D. 减少电路中的逻辑门
**判断题
1、同步时序逻辑电路中的存储元件可以是任意类型的触发器。
( ×)
2、若某同步时序逻辑电路可设计成 Mealy 型或者 Moore 型,则采用 Mealy 型电路比采用 Moore

数字电路与数字逻辑4时序逻辑电路习题解答

数字电路与数字逻辑4时序逻辑电路习题解答

4 62习 题1.解:QQRS3.解: CP =0时,R D =S D =0,Q n+1=Q n ; CP =1时,S R R =D ,S D =S ;1D D n n n n Q S R Q S RSQ S RQ +=+=+=+不管S 、R 输入何种组合,锁存器均不会出现非正常态。

5.解:(1)系统的数据输入建立时间t SUsys =或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=t pdOR +t pdXOR + t SU - t pdAND =18ns+22ns+20ns -16 ns =44ns 。

(2)4 63当C =1时, J =X X K = X Q K Q J Q n n n =+=+1 为D 触发器9. 解:当EN =0 ,Q n+1=Q n ;当EN =1,Q n+1=D ,则D EN Q EN Q n n ⋅+⋅=+11,令D EN Q EN D n ⋅+⋅=1即可。

10.解:根据电路波形,它是一个单发脉冲发生器,A 可以为随机信号,每一个A 信号的下降沿后;Q 1端输出一个脉宽周期的脉冲。

12.解:(1)(2)4 6415. 解:X =0时,计至9时置0000:03Q Q LD =,D 3D 2D 1D 0=0000X =1时,计至4时置1011:23Q Q LD =,D 3D 2D 1D 0=10112303Q Q X Q Q X LD +=,D 2=0,D 3=D 1=D 0=X16.解:当片1计数到1001时,置数信号LD 为低电平,这时,再来一个CP 脉冲,下一个状态就进入0000。

应该等到片0和片1的状态同时为1001时,片1的下一个状态才能进入0000。

改进后电路为:对改进后电路的仿真结果:17.解:4 6518.解:19. 解:从图所示电路图可知,S 1S 0=01,根据表4.8-3所示的74LS194功能表,电路处于右移功能。

右移数据输入端的逻辑表达式为:32IR Q Q D =。

数字逻辑设计第6章 时序逻辑电路习题与解答

数字逻辑设计第6章 时序逻辑电路习题与解答
图 6-73 题 6-10 解:
L’/C 为 1 时,装入无效,161 对输入的 CLK 进行计数。 L’/C 为 1 或为 O 时,装入有效,而装入值为 D3=Q2,D2=Q1,D1=Q0,D0=串 行输入数据,所以该电路的功能将数据左移,低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答:
逻辑功能上,时序电路任一时刻的输出不仅取决于当时的输入,而且与电路 的原状态有关。
结构上的特点有两点: (1)时序电路中包含存储元件,通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下:
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能,写出电路的驱动方程、状态 方程和输出方程,画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解:根据图 6-69 可写出如下驱动方程:

数字逻辑(欧阳星明)第五章

数字逻辑(欧阳星明)第五章

4.描述电路的逻辑功能。 由状态图可知,该电路是一个2 位二进制数可逆计数器。 当输入x=0 时,可逆计数器进行加1计数,其计数序列为 00 01 10 11
当输入x=1时,可逆计数器进行减1计数,其计数序列为 00 01 10 11 在时序逻辑电路分析中,除了状态图和状态表之外,通常 还用到时间图。时间图能较形象、生动地体现时序电路的工作 过程,并可和实验观察的波形相比较,是描述时序电路工作特 性的一种常用方式。
7
第五章 同步时序逻辑电路
(2)现态与次态 同步时序电路中的现态与次态是针对某个时钟脉冲而言的。 现态----指时钟脉冲作用之前电路所处的状态。 次态----指时钟脉冲作用之后电路到达的状态。 注意:前一个脉冲的次态即后一个脉冲的现态!如 1 2 cp 次态=现态 次态=现态 (3)对时钟的要求 脉冲的宽度:必须保证触发器可靠翻转; 脉冲的频率:必须保证前一个脉冲引起的电路响应完全结 束后,后一个脉冲才能到来。 2. 异步时序逻辑电路 异步时序逻辑电路的存储电路可由触发器或延时元件组成, 电路中没有统一的时钟信号同步,电路输入信号的变化将直接导 致电路状态的变化。 8 3
19
第五章 同步时序逻辑电路
5.2.2分析举例 例1 用表格法分析下图所示同步时序逻辑电路。 解:该电路由两个J-K触 发器和一个异或门组成,电 路的输入为x,电路的状态 (即触发器状态)用y2 、y1 表示。 电路的输出即状态变量,因 此 , 该 电 路 属 于 Moore 型 电 路的特例。
1.写出输出函数和激励函数表达式 该电路的输出即为状态,各触发器的激励函数表达式为 J1=K1=1 ;J2=K2=x⊕y1
24
第五章 同步时序逻辑电路
根据状态响应序列,可 作出时间图如下图所示。由 于前一个时钟脉冲的次态即 为后一个时钟脉冲的现态, 所以,时间图中可以将现态 和次态共用一个波形表示。

第5章 数字逻辑基础(2)

第5章 数字逻辑基础(2)
5.1 MSI构成的时序逻辑电路 5.1.1 寄存器和移位寄存器 1. 寄存器 寄存器用途: 暂时存放二进制数码.
① 4位D触发器寄存器(74175)
d1 1D C1
R
Q Q Q Q Q Q Q Q
Q1
Q1
Q2
d2
1D C1
R
Q2 Q3 Q3 Q4
Q4
输入 RD CP 0 × 1 ↑ 1 ↑ 1 0
D0 D1 D2
A1 A0 D3
SA SB
Qi Qi-1 Qi+1
Di
用两片74194接成八位双向移位寄存器
SRG4
SB SA CP
RD
0 1
SRG4
0 1
}M
C4
0 3
}M
C4
0 3
1→/2←
1→/2←
R
R
DSR D0 D1
D2 D3 DSL
1,4D 3,4D 3,4D 3,4D 3,4D 2,4D
并行 输出
Ci FA Si
n
n位移存器 (2)
串行 输出2,5-3
R 1D
RD
Vi 串行 输入
SD
&
C1 S
SD
&
C1 S
SD
&
C1 S
SD
&
C1 S
CP 移位 脉冲
接收
D0 D1 D2 D3
工作原理: 1) 串行输入 1
V0 串行 输出
Q R 1D Q R 1D Q R 1D Q R 1D
RD
C1 S
C1 S
C1 S
C1 S
Vi 串行 输入
1
&

时序逻辑电路典型例题分析

时序逻辑电路典型例题分析

第六章时序逻辑电路典型例题分析第一部分:例题剖析触发器分析例1在教材图6.1所示的基本RS触发器电路中,若⎺R、⎺S 的波形如图P6.1(a)和(b),试分别画出对应的Q和⎺Q端的波形。

解:基本RS触发器,当⎺R、⎺S同时为0时,输出端Q、⎺Q均为1,当⎺R=0、⎺S=1时,输出端Q为0、⎺Q为1,当⎺R=⎺S=1时,输出保持原态不变,当⎺R=1、⎺S=0时,输出端Q为1、⎺Q为0,根据给定的输入波形,输出端对应波形分别见答图P6.1(a)和(b)。

需要注意的是,图(a)中,当⎺R、⎺S同时由0(见图中t1)变为1时,输出端的状态分析时不好确定(见图中t2),图中用虚线表示。

例2 在教材图6.2.3(a)所示的门控RS触发器电路中,若输入S 、R和E的波形如图P6.2(a)和(b),试分别画出对应的输出Q和⎺Q端的波形。

解:门控RS触发器,当E=1时,实现基本RS触发器功能,即:R=0(⎺R=1)、S=1(⎺S=0),输出端Q为1、⎺Q为0;R=1(⎺R=0)、S=0(⎺S=1)输出端Q为0、⎺Q为1;当E=0时,输出保持原态不变。

输出端波形见答图P6.2。

例3在教材图6.2.5所示的D锁存器电路中,若输入D、E的波形如图P6.3(a)和(b)所示,试分别对应地画出输出Q和Q端的波形。

解:D锁存器,当E=1时,实现D锁存器功能,即:Q n+1=D,当E=0时,输出保持原态不变。

输出端波形见答图P6.3。

例4在图P6.4(a)所示的四个边沿触发器中,若已知CP、A、B的波形如图(b)所示,试对应画出其输出Q端的波形。

设触发器的初始状态均为0。

解:图中各电路为具有异步控制信号的边沿触发器。

图(a)为边沿D触发器,CP上升沿触发,Q1n+1= A,异步控制端S D接信号C(R D=0),当C=1时,触发器被异步置位,输出Q n+1=1 ;图(b)为边沿JK触发器,CP上升沿触发,Q2n+1= A⎺Q2n +⎺BQ2n,异步控制端⎺R D接信号C(⎺S D =1),当C=0时,触发器被异步复位,输出Q n+1=0;图(c)为边沿D触发器,CP下降沿触发,Q3n+1= A,异步控制端⎺S D接信号C(⎺R D =1),当C=0时,触发器被异步置位,输出Q n+1=1;图(d)为边沿JK触发器,CP下降沿触发,Q4n+1= A⎺Q4n +⎺BQ4n,异步控制端R D接信号C(S D =0),当C=1时,触发器被异步复位,输出Q n+1=0。

时序逻辑电路例题及解析过程

时序逻辑电路例题及解析过程

时序逻辑电路例题及解析过程下面以一个简单的时序逻辑电路例题来进行解析:题目:设计一个时序逻辑电路,该电路具有两个输入信号A和B,一个输出信号Y。

当输入信号A的值为1持续1个时钟周期,并且在此期间B的值为0时,输出信号Y才为1,否则输出信号Y为0。

解析过程如下:1.首先,我们了解到输入信号A需要保持1个时钟周期,因此需要一个时钟信号作为输入。

2.我们需要一个计数器来计算时钟的周期数。

假设我们使用一个4位计数器,可以计数0到153.由于题目要求输入信号A的值需为1持续1个时钟周期,因此我们可以使用计数器的其中一位(假设为最高位)作为输入A。

当最高位为1时,表示1个时钟周期已经过去。

4.同时,我们需要判断输入信号B的值是否为0。

我们可以使用一个2输入与门来实现。

将A和B连接到与门的输入端,当A为1且B为0时,与门的输出为15.最后,我们需要将与门的输出作为输出信号Y。

如果与门的输出为1,则表示满足题目要求,Y为1;否则Y为0。

综上所述,这个时序逻辑电路可以由一个时钟信号、一个计数器、一个输入与门和一个输出门组成。

值得注意的是,以上只是一个简单的例题,实际设计中可能还需要考虑到多个输入信号的组合和时序要求的复杂度。

此外,时序逻辑电路中的存储器也可以根据需要进行选择和设计。

总结起来,时序逻辑电路是一种根据时序要求对输入信号进行处理和存储的电路。

在实际设计中,需要根据具体要求选择合适的计数器、逻辑门和存储器等组件来完成设计。

通过理解电路的工作原理和特点,我们可以更好地进行时序逻辑电路的设计和应用。

数字逻辑几个时序逻辑电路例题

数字逻辑几个时序逻辑电路例题

/I /□ /I/o图《时序逻辑电路》练习题及答案[] 分析图时序电路的逻辑功能,写出电路的驱动方程、 状态方程和输出方程, 画出电--Cl rCciHiK r M IE hC?由状态方程可得状态转换表,如表所示;由状态转换表可得状态转换图,如图所示。

电路可以自启动。

驱动方程: J iK i Q 3状态方程:Qi 1 'Q 33Q 1Q 3 Q i n;输出方程:J 2K 2 Q iQ ;1Q i nQ 2nQ i nQ 2Q1Q2,K3Q3Q 31Q 3nQ 2Q i n;Q 3路的状态转换图,说明电路能否自启动。

11inn oil fl□Zaoc由状态方程可得状态转换表,如表所示;由状态转换表可得状态转换图,如图所示。

电路的逻辑功能是:判断A是否连续输入四个和四个以上“1”信号,是则丫=1,否则丫=0。

QzQi A/YAQ^Q? Q; g:i Y 0 0 0 0 1 00 0 1 1 0 00 1 0 1 1 00 1 1 0 0 11 0 0 1 1 11 1 1 1 0 01 1 0 0 1 01 0 1 0 0 0[] 试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。

A为输入逻辑变量。

CF图[解]驱动方程:D i AQ2 D2 AQ1Q 2状态方程:—nQ i1 典—nAQ2 ,^n 1Q2 AQ i Q2 A(Q2 Q1 )输出方程:丫AQ i Q2 表电路的逻辑功能:是一个五进制计数器,计数顺序是从0到4循环。

—》C1>C1[] 试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,检查电路能否自启动。

AQ 1Q 2 AQ i Q 2 AQ z Q i AQ 2Q i由状态方程可得其状态转换表,如表所示,状态转换图如图所示。

CPJ i Q 2Q 3 r^>Cl 一 IKK i i ; J 2 Q i K 2QA ;J3 Qi Q2,K3Q2Q in 1Q2Q 3 • Q ;Q ;1Q I Q Z +QQ B Q ?;n i —Q 3 Q 1Q 2Q 3Q 2Q 3Y = Q2Q3电路的状态转换图如图所示, [] 分析图给出的时序电路,画出电路的状态转换图,检查电路能否自启动, 说明电路实现的功能。

《数字逻辑与电路》复习题及答案

《数字逻辑与电路》复习题及答案

《数字逻辑与电路》复习题第一章数字逻辑基础(数制与编码)一、选择题1.以下代码中为无权码的为CD。

A. 8421BCD码B. 5421BCD码C.余三码D.格雷码2.以下代码中为恒权码的为AB 。

A.8421BCD码B. 5421BCD码C. 余三码D. 格雷码3.一位十六进制数可以用 C 位二进制数来表示。

A. 1B. 2C. 4D. 164.十进制数25用8421BCD码表示为 B 。

A.10 101B.0010 0101C.100101D.101015.在一个8位的存储单元中,能够存储的最大无符号整数是CD 。

A.(256)10B.(127)10C.(FF)16D.(255)106.与十进制数(53.5)10等值的数或代码为ABCD 。

A. (0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87.与八进制数(47.3)8等值的数为:A B。

A.(100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)28.常用的BC D码有C D 。

A.奇偶校验码B.格雷码C.8421码D.余三码二、判断题(正确打√,错误的打×)1. 方波的占空比为0.5。

(√)2. 8421码1001比0001大。

(×)3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

(√)4.格雷码具有任何相邻码只有一位码元不同的特性。

(√)5.八进制数(17)8比十进制数(17)10小。

(√)6.当传送十进制数5时,在8421奇校验码的校验位上值应为1。

(√)7.十进制数(9)10比十六进制数(9)16小。

(×)8.当8421奇校验码在传送十进制数(8)10时,在校验位上出现了1时,表明在传送过程中出现了错误。

(√)三、填空题1.数字信号的特点是在时间上和幅值上都是断续变化的,其高电平和低电平常用1和0来表示。

时序逻辑电路例题分析

时序逻辑电路例题分析

QA JA QAKA
计数脉冲CP
(7) 检验该计数电路能否自动启动。
本计数电路有三个触发器,可有八个状态组合,可是 只用去六个,尚有两 个未利用,因此需要检验一下, 若不能自行启动要进行修改。
例2 试用主从JK触发器设计一个时序电路,要求该电路的输入Z 与CP之间的关系应满足图示的的波形图。
解:由波形图可以看出这是一个三进制的计数器。
Q1
C1
C1
CP
Q0
Q1
解:输出方程: Y
=
n
X Q1
=
X
Q1n
驱动方程:T0 = 1 T1 = X Q0n
状态方程: Q1n1 = T1 Q1n = X Q0n Q1n Q0n = T0 Q0n = 1 Q0n = Q0n
状态表:
输入
Q1n1 = X Q0n Q1n
X
Q0n = Q0n
0
Y = X Q1n
0 0
QQ10nn=1
= 1
11 =0
1
=
1
0 1 1
Y = 11=1
1
1
现态
Q1n Q0n
00 01 10 11 00 01 10 11
次 态 输出
Q Q n1 n1 10
Y
01
1
10
1
11
1
00
1
11
0
00
0
01
1
10
1
0/1

00
01 CP
状 态 图
0/0
X
0/1 1/0 1/1 0/1 Q0
74LS161
CO 1
LD
CR
D0 D1 D2 D3

第十三章 时序逻辑电路习题及答案

第十三章  时序逻辑电路习题及答案

第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。

2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关,而且与有关。

3、时序逻辑电路由两大部分组成。

4、时序逻辑电路按状态转换来分,可分为两大类。

5、时序逻辑电路按输出的依从关系来分,可分为两种类型。

6、同步时序电路有两种分析方法,一种是另一种是。

7、同步时序电路的设计过程,实为同步时序电路分析过程的过程。

8、计数器种类繁多,若按计数脉冲的输入方式不同,可分两大类。

9、按计数器进制不同,可将计数器分为。

10、按计数器增减情况不同,可将计数器分。

11、二进制计数器是逢二进一的,如果把n个触发器按一定的方式链接起来,可枸成。

12、一个十进制加法计数器需要由 J-K触发器组成。

13、三个二进制计数器累计脉冲个数为;四个二进制计数器累计脉冲个数为。

14、寄存器可暂存各种数据和信息,从功能分类,通常将寄存器分为。

15、数码输入寄存器的方式有;从寄存器输出数码的方式有。

16、异步时序逻辑电路可分为和。

17、移位寄存器中,数码逐位输入的方式称为。

18、计数器可以从三个方面进行分类:按__ _ _方式,按_________________方式,按______________方式。

19、三位二进制加法计数器最多能累计__个脉冲。

若要记录12个脉冲需要___个触发器。

20、一个四位二进制异步加法计数器,若输入的频率为6400H Z,在3200个计数脉冲到来后,并行输出的频率分别为______H Z,_____ H Z,____ H Z,_____ H Z。

一个四位二进制加法计数器起始状态为1001,当最低位接收到4个脉冲时,各触发器的输出状态是:Q0为__;Q1为__;Q2为__;Q3为__。

21、时序逻辑电路的特点是:任意时刻的输出不仅取决于______________,而且与电路的______有关。

22、寄存器一般都是借助有________功能的触发器组合起来构成的,一个触发器存储____二进制信号,寄存N位二进制数码,就需要__个触发器。

数字逻辑电路设计题目

数字逻辑电路设计题目

课题一交通灯控制逻辑电路设计一、概况为了确保十字路口的车辆顺利、畅通地通过,往往都采用自动控制的交通信号灯来进行指挥。

其中红灯(R)亮表示该条道路禁止通行;黄灯(Y)亮表示停车;绿灯(G)亮表示允许通行。

1.1 交通灯控制器系统框图二、设计任务和要求设计一个十字路口交通信号灯控制器,其要求如下:1.满足如图1.2顺序工作流程。

图中设南北方向的红、黄、绿灯分别为NSR、NSY、NSG,东西方向的红、黄、绿灯分别为EWR、EWY、EWG。

它们的工作方式,有些必须是并行进行的,即南北方向绿灯亮,东西方向红灯亮;南北方向黄灯亮,东西方向红灯亮;南北方向红灯亮,东西方向绿灯亮;南北方向红灯亮,东西方向黄灯亮。

t为时间单位图1.2 交通灯顺序工作流程图2. 应满足两个方向的工作时序:即东西方向亮红灯时间应等于南北方向亮黄、绿灯时间之和,南北方向亮红灯时间应等于东西方向亮黄、绿灯时间之和。

时序工作流程图见图3.3所示。

图3.3中,假设每个单位时间为3秒,则南北、东西方向绿、黄、红灯亮时间分别为15秒、3秒、18秒,一次循环为36秒。

其中红灯亮的时间为绿灯、黄灯亮的时间之和,黄灯是间歇闪耀。

146789101112503254603tNSG图1.3 交通灯时序工作流程图3. 十字路口要有数字显示,作为时间提示,以便人们更直观地把握时间。

具体为:当某方向绿灯亮时,置显示器为某值,然后以每秒减1计数方式工作,直至减到数为“0”,十字路口红、绿等交换,一次工作循环结束,而进入下一步某方向的工作循环。

例如:当南北方向从红灯转换成绿灯时,置南北方向数字显示为18,并使数显计数器开始减“1”计数,当减到绿灯灭而黄灯亮(闪耀)时,数显得值应为3,当减到“0”时,此时黄灯灭,而南北方向的红灯亮;同时,使得东西方向的绿灯亮,并置东西方向的数显为18。

4. 可以手动调整和自动控制,夜间为黄灯闪耀。

5. 在完成上述任务后,可以对电路进行以下几方面的电路改进或扩展。

数字逻辑考试题.(优选)

数字逻辑考试题.(优选)

数字逻辑考试题(一)一、填空(每空1分,共17分)1. (1011.11)B =( ) D =( )H2. (16)D =( )8421BCD 码。

3. 三态门的输出有 输出高电平 、输出低电平 、 输出高阻态 三种状态。

4. 试举出CMOS 三个电路的优点 、 、 。

5. )(CD B B A Y +=则其对偶式Y ’为 。

6. ABC C B A C AB C B A Y ++=),,( 的最简式为Y= 。

7. 由n 位寄存器组成的扭环型移位寄存器可以构成 进制计数器。

8. 半导体存储器对存储单元的寻址一般有 和矩阵译码两种方式。

9. 一片8K ×8位的ROM 存储器有 个字,字长为 位。

10. 四位环型计数器初始状态是1000,经过5个时钟后状态为 。

11. 在RS 、JK 、T 和D 触发器中, 触发器的逻辑功能最多。

12. 设一个包围圈所包围的方格数目为S ,消去的变量数目为N ,那么S 与N 的关系式应是 。

13. 在卡诺图化简逻辑函数时,圈1求得 的最简与或式,圈0求得 的最简与或式。

二、选择(5分) 1. DE BC A Y +=的反函数为Y =( )。

A. E D C B A Y +++⋅= B. E D C B A Y +++⋅=C. )(E D C B A Y +++⋅=D. )(E D C B A Y +++⋅=2. 下列哪个元件是CMOS 器件( )。

A. 74S00B. 74LS00C. 74HC00D. 74H003. 十进制数25用8421BCD 码表示为( )。

A. 10101B. 0010 0101C. 100101D. 101014. 若用1表示高电平,0表示低电平,则是( )。

A. 正逻辑B. 负逻辑C. 正、负逻辑D. 任意逻辑5. 下逻辑图的逻辑表达式为( )。

A. AC BC AB Y =B. BC AC AB Y ++=C. BC AC AB Y ++=D. BC AC AB Y =6. 三态门的逻辑值正确是指它有( )。

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《时序逻辑电路》练习题及答案
[]分析图时序电路的逻辑功能,写出电路的驱动方程、
状态方程和输出方程,画出电路的状态转换图,说明电路能否自启动。


[解]
驱动方程:3
1
1
Q
K
J=
=,状态方程:n
n
n
n
n
n
n Q
Q
Q
Q
Q
Q
Q
1
3
1
3
1
3
1
1

=
+
=
+

1
2
2
Q
K
J=
=,n
n
n
n
n
n
n Q
Q
Q
Q
Q
Q
Q
1
2
2
1
2
1
1
2

=
+
=
+

3
3
2
1
3
Q
K
Q
Q
J=
=,,n
n
n
n Q
Q
Q
Q
1
2
3
1
3
=
+

输出方程:3
Q
Y=
由状态方程可得状态转换表,如表所示;由状态转换表可得状态转换图,如图所示。

电路可以自启动。


n
n
n Q
Q
Q
1
2
3
Y
Q
Q
Q n
n
n1
1
1
2
1
3
+
+
+n
n
n Q
Q
Q
1
2
3
Y
Q
Q
Q n
n
n1
1
1
2
1
3
+
+
+
000
001
010
011
0010
0100
0110
1000
100
101
110
111
0001
0111
0101
0011

电路的逻辑功能:是一个五进制计数器,计数顺序是从0到4循环。

[]试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出
电路的状态转换图。

A为输入逻辑变量。


[解]
驱动方程:2
1
Q
A
D=,
2
1
2
Q
Q
A
D=
状态方程:
n
n Q
A
Q
2
1
1
=
+

)
(
1
2
2
1
1
2
n
n
n
n
n Q
Q
A
Q
Q
A
Q+
=
=
+
输出方程:2
1
Q
Q
A
Y=表
由状态方程可得状态转换表,如表所示;由状态转换表可得
状态转换图,如图所示。

电路的逻辑功能是:判断A是否连续输入四个和四个以上
“1”信号,是则Y=1,否则Y=0。


[]试分析图时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,检查电路能否自启动。


[解]
3
2
1
Q
Q
J=,1
1
=
K;
1
2
Q
J=,
3
1
2
Q
Q
K=;
2
3
2
1
3
Q
K
Q
Q
J=
=,
=
+1
1
n
Q
3
2
Q

1
Q;
2
1
1
2
Q
Q
Q n=
+
+2
3
1
Q
Q
Q;
3
2
3
2
1
1
3
Q
Q
Q
Q
Q
Q n+
=
+
Y = 3
2
Q
Q
电路的状态转换图如图所示,电路能够自启动。

n
n Q
AQ
1
2
Y
Q
Q n
n1
1
1
2
+
+
000
001
010
011
100
111
110
101
010
100
110
001
111
100
010
000

[]分析图给出的时序电路,画出电路的状态转换图,检查电路能否自启动,说明电路实现的功能。

A为输入变量。


[解]
1
1
1
=
=K
J,代入到特性方程n
n
n Q
K
Q
J
Q
1
1
1
1
1
1
+
=
+
,得:
n
n Q
Q
1
1
1
=
+

1
2
2
Q
A
K
J+
=
=,代入到特性方程n
n
n Q
K
Q
J
Q
2
2
2
2
1
2
+
=
+

得:
n
n
n Q
Q
A
Q
2
1
1
2


=
+

1
2
1
2
2
1
2
1
Q
AQ
Q
Q
A
Q
AQ
Q
Q
A
Y+
=
=
由状态方程可得其状态转换表,如表所示,状态转换图如图所示。

其功能为:当A=0时,电路作2位二进制加计数;当A=1时,电路作2位二进制减计数。

[]图电路是可变进制计数器。

试分析当控制变量A为1和0时电路各为几进制计数器。

[解] A=1时为十二进制计数器,A=0时为十进制计数器。

n
n Q
AQ
1
2
Y
Q
Q n
n1
1
1
2
+
+
000
001
010
011
100
111
110
101
011
100
110
000
110
101
010
000
[]设计一个可控制进制的计数器,当输入控制变量M=0时工作在五进制,M=1时工作在十五进制。

请标出计数输入端和进位输出端。

[解] 见图。

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