4位阵列乘法器
乘位阵列乘法器设计
乘位阵列乘法器设计集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）课程设计报告课程设计题目： 4乘4位阵列乘法器设计学生姓名：杨博闻学号专业：计算机科学与技术班级： 1120701指导教师：汪宇玲2014年 1月 4日一、设计目的1．掌握乘法器的原理及其设计方法。
2 ．熟练应用CPLD 设计及 EDA 操作软件。
二、设计设备1．TDN-CM+或 TDN-CM++教学实验系统一套。
2 ·PC 微机一台。
3·ispDesignEXPERT 软件模型机数据通路结构框图三、设计原理本实验用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。
其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）：a3 a2 a1 a0× b3 b2 b1 b0----------------------------------------------------------------------------------------------------------a3b0(10) a2b0(6)a1b0(3) a0b0(1)a3b1(13) a2b1(9) a1b1(5)a0b1(2)a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7)-----------------------------------------------------------------------------------------------------------p7 p6 p5 p4 p3 p2 p1 p0四、设计步骤1．安装EDA 软件打开计算机电源，进入 Windows 系统，安装上述 ispDesignEXPERT软件。
4位乘法器的设计
设计思想：确定该乘法器工作的基本原理是首先生成部分积，再将这些部分积相加得到乘积。
设计的基本思想为：从被乘数的最低位开始移位，若移出位为1，则乘数左移后与上一次的和相加，若移出位为0，则乘数左移后以全0相加，循环上述操作，直至被乘数的最高位。
主要是进行移位、相加两项操作的重复。
乘法器设计根据乘法器工作原理可知，确定输入与输出。
输入的两个乘数分别为din[4 .. 0]、din1 [4.. 0]，另外clk、clr作为控制输入，dout[7..0]作为输出。
由分析可知乘法器原理框图包括右移寄存器（sregb）、8位寄存器（regb）、选通与门（andarith）、4位加法器（adder4）四部分。
其中，sreg4b对被乘数进行右移移位，andarith对乘数与被乘数相乘过程中的部分积进行相与，adder4对右移寄存器的移位位数进行计数，regb对乘数和被乘数相乘之后的结果进行存储。
下面分别对各部分元件进行设计，然后再由这些元件构成整个乘法器电路图。
1）设计一个右移寄存器（sregb）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY sregb ISPORT( clk : IN STD_LOGIC;load : IN STD_LOGIC;din : IN STD_LOGIC_VECTOR(3 downto 0);qb : OUT STD_LOGIC);END sregb;ARCHITECTURE sregb_architecture OF sregb ISSIGNAL regb : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS (clk, load)BEGINIF load = '1' THEN regb<= din;ELSIF CLK'EVENT AND CLK = '1' THENregb(2 DOWNTO 0) <= regb(3 DOWNTO 1);qb <= regb(0);END IF;END PROCESS;END sregb_architecture;2）设计一个选通与门（andarith）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY andarith ISPORT( qb: IN STD_LOGIC;din1 : IN STD_LOGIC_VECTOR(3 downto 0);dout1 : OUT STD_LOGIC_VECTOR(3 downto 0) );END andarith;ARCHITECTURE andarith_architecture OF andarith ISBEGINPROCESS(qb, din1)BEGINFOR i IN 0 TO 3 LOOPDOUT1(i) <= DIN1(i) AND qb;END LOOP;END PROCESS;END andarith_architecture;3）设计一个计数器（adder4）LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY adder4 ISPORT( dout1 : IN STD_LOGIC_VECTOR(3 downto 0);dout : IN STD_LOGIC_VECTOR(7 downto 4);s : OUT STD_LOGIC_VECTOR(4 downto 0));END adder4;ARCHITECTURE adder4_architecture OF adder4 ISBEGINs <= ('0' & dout1) + ('0'& dout) ;END adder4_architecture;4）设计一个8位寄存器（rega）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY rega ISPORT( clk : IN STD_LOGIC;load : IN STD_LOGIC;s : IN STD_LOGIC_VECTOR(3 downto 0);dout : OUT STD_LOGIC_VECTOR(7 downto 0) );END rega;ARCHITECTURE rega_architecture OF rega ISSIGNAL R8S : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk, load)BEGINIF load = '1' THEN R8S <= (OTHERS =>'0') ; --清零部分积 ELSIF rising_edge(clk) THENR8S(2 DOWNTO 0) <= R16S(3 DOWNTO 1); --右移低3位R8S(7 DOWNTO 3) <= s; --将加法和输入锁到高5位Load= '0 ';END IF;END PROCESS;dout <= R8S;END rega_architecture;。
计算机组成原理 阵列乘法器的设计
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2006年12月31日目录第1章总体设计方案................................. 错误!未指定书签。
设计原理........................................ 错误!未指定书签。
设计思路..................................... 错误!未指定书签。
设计环境........................................ 错误!未指定书签。
第2章详细设计方案................................ 错误!未指定书签。
顶层方案图的设计与实现.......................... 错误!未指定书签。
创建顶层图形设计文件........................... 错误!未指定书签。
器件的选择与引脚锁定........................... 错误!未指定书签。
编译、综合、适配............................... 错误!未指定书签。
功能模块的设计与实现......................... 错误!未指定书签。
（A）一位全加器的设计与实现 (I)（B）一位全加器的仿真图如下图所示：............ 错误!未指定书签。
位输入端加法器的设计与实现..................... 错误!未指定书签。
输入端加法器的封装图如下图所示：............... 错误!未指定书签。
输入端加法器的仿真图如下图所示：............... 错误!未指定书签。
（A）阵列乘法器的设计与实现................. 错误!未指定书签。
四位硬件乘法器
四位硬件乘法器一、实验目的：1、学习移位相加时序式乘法器的设计方法2、学习层次化设计方法3、学习原理图调用VHDL模块方法4、熟悉EDA仿真分析方法二、实验原理：乘法器的原理是，乘法通过逐项移位相加原理来实现，从被乘数的最地位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
ARICTL是乘法运算控制电路，它的START信号的上升沿与高电平有两个功能，即16位寄存器清0和被乘数A向移位寄存器SREG加载；它的低电平则作为乘法使能信号CLK位乘法时钟信号，被乘数加载于4位右移寄存器SREG 后，在时钟同步下由低位至高位逐位移出，当其为1时，与门ANDARITH打开，4位乘数B在同一节拍进入4位加法器，与上一节拍锁存在16位锁存器REG的高4位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器；而当被乘数的移出位为0时，与门全0输出。
如此往复，直至4个时钟脉冲后，乘法运算过程中止，此时REG的输出值即最后乘积。
三、实验设备：计算机一台操作系统：WINDOWS XP软件：ispDesignEXPERT System四、实验步骤：1、4位右移寄存器SREGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG ISPORT(EN:IN STD_LOGIC;CLK: IN STD_LOGIC;LOAD:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);QB: OUT STD_LOGIC);END SREG;ARCHITECTURE ART1 OF SREG ISSIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,LOAD)BEGINIF CLK'EVENT AND CLK='1'THENIF LOAD='1'THEN REG<=DIN;ELSEREG(2 DOWNTO 0)<=REG(3 DOWNTO 1);END IF;END IF;END PROCESS;QB<=REG(0);END ART1;2、4位加法器ADDERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER ISPORT(CIN:IN STD_LOGIC_VECTOR;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(4 DOWNTO 0);COUNT:OUT STD_LOGIC_VECTOR);END ADDER;ARCHITECTURE ART2 OF ADDER ISBEGINS<='0'&A+B;END ART2;3、选通与门模块ANDARITHLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ANDARITH;ARCHITECTURE ART3 OF ANDARITH ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 3 LOOPDOUT(I)<=DIN(I) AND ABIN;END LOOP;END PROCESS;END ART3;4、锁存器REGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG ISPORT(CLK,CLR,EN:IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(4 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END REG;ARCHITECTURE ART4 OF REG ISSIGNAL R8S:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(CLK,CLR)BEGINIF CLR='1'THEN R8S<=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENR8S(2 DOWNTO 0)<=R8S(3 DOWNTO 1);R8S(7 DOWNTO 3)<=D;END IF;END PROCESS;Q<=R8S;Q1<=R8S(7 DOWNTO 4);Q2<=R8S(3 DOWNTO 0);END ART4;5、运算控制器ARICTLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ARICTL ISPORT(CLK: IN STD_LOGIC;START: IN STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC;ARIEND: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART5 OF ARICTL ISSIGNAL CNT:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALL<=START;PROCESS(CLK,START) ISBEGINIF START='1'THEN CNT<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT<4 THENCNT<=CNT+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT,START) ISBEGINIF START='0'THENIF CNT<4 THENCLKOUT<=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART5;6、顶层原理图。
4位阵列乘法器[整理版]
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4位阵列乘法器[整理版]目录一、设计题目 ......................................................2 二、设计目的 (2)三、设计过程 (2)3.1设计原理 .......................................................23.2器件选择 .......................................................33.3逻辑原理 .......................................................33.4阵列乘法器的逻辑原理 (4)3.5 时序图..........................................................4 四、设计心得 (5)五、参考文献 (6)4位阵列乘法器一、设计题目 4位阵列乘法器二、设计目的计算机组成原理是计算机专业的核心专业基础课。
课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。
同时也巩固了我们对课本知识的掌握，加深了对知识的理解。
在设计中我们发现问题，分析问题，到最终的解决问题。
凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。
三、设计过程3.1设计原理阵列乘法器是类似于人工计算(如图1.1所示)的方法，乘数与被乘数都是二进制数。
所以可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。
这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果。
一个阵列乘法器要完成X(Y乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)。
阵列乘法
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2006年12月31日沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (4)2.2功能模块的设计与实现 (5)2.2.1四位阵列乘法模块的设计与实现 (5)2.2.2细胞模块的设计与实现 (7)2.3仿真调试 (9)第3章编程下载与硬件测试 (11)3.1编程下载 (11)3.2硬件测试及结果分析 (11)参考文献 (14)第1章总体设计方案1.1 设计原理由于采用普通的方法计算两个数的相乘比较慢，为了进一步提高乘法运算的运算速度，可以采用类似于人工计算的方法，用阵列乘法器来进行计算，给人们带来了很大的方便。
四位阵列乘法器的原理框图如图1.1所示，X=X1X2X3X4 Y=Y1Y2Y3Y4且X为被乘数的输入端，Y为乘数的输入端，M=M0M1M2M3M4M5M6M7为乘积的输出端。
其基本原理是阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。
四位阵列乘法器的整体设计包含十六个加法器模块，加法器模块中由一个与门和一个全加器构成，由四个与门、两个异或门、一个三端接口的或门构成的全加器为底层设计，采用原理图设计输入方式，所谓的全加器就是两个数X、Y及进位输入Cn相加可得全加和Fn和进位输出Cn。
顶层的四位阵列乘法器也采用原理图设计输入方式，在以十六个加法器为基础而构成的四位阵列乘法器，其主要以四个被乘数输入端、四个乘数输入端以及八个乘积输出端为主，外加还包括中间过程参与计算的进位输入端、部分积输入端和进位输出端、部分积输出端，这样一来就构成了一个完整的四位阵列乘法器。
4位数字乘法器设计
4位数字乘法器设计
设计一个4位数字乘法器需要考虑多个方面，包括硬件设计和
算法实现。
首先，在硬件设计方面，可以使用逻辑门、寄存器和加法器等
元件来实现。
可以将两个4位的输入数分别存储在两个寄存器中，
然后使用逻辑门和加法器来实现乘法运算。
具体来说，可以使用乘
法器的部分积计算方法，将被乘数的每一位与乘数的每一位相乘，
并将结果相加得到最终的乘积。
另外，还需要考虑溢出和进位的处理。
在乘法过程中，可能会
产生进位，需要确保算法能够正确处理进位。
同时，乘法的结果可
能会超出4位的表示范围，因此需要考虑如何处理溢出的情况。
在算法实现方面，可以采用乘法的基本原理，逐位相乘并累加
的方法来实现4位数字的乘法运算。
可以使用循环结构来逐位相乘
并累加，同时考虑进位和溢出的情况，确保算法的正确性和稳定性。
总的来说，设计一个4位数字乘法器需要综合考虑硬件设计和
算法实现两个方面，确保乘法器能够正确高效地进行4位数字的乘法运算。
4位乘法器
一、概述利用四位二进制寄存器、全加器以及D触发器等元器件，实现四位二进制乘法器的控制部分和乘法的实现部分。
成法是加法的简便运算乘法运算只能通过加法运算以及移位运算来实现。
在控制端用四个触发器产生四个控制信号来控制实现的加法移位功能，实现端在控制端信号作用下依次执行置零、加法、移位和循环操作。
二、方案说明设计一个4位二进制乘法器，可以存储其乘积。
电路原理框图如图1所示。
乘法器可以利用家发起和寄存器实现。
图1 乘法器原理框图寄存器B存放被乘数，寄存器Q存放乘数，两个乘积长度可能是原来的2倍，故计算完成后将累加和高位放入寄存器A，而Q放寄存器的低位，P 记录乘数的位数，每形成一个部分P加1，当P=4时，乘法结束，两数之积放在AQ寄存器中。
控制端产生四个控制信号分别为T0、T1、T2、T3。
在初态T0时，被乘数和乘数已分别存于寄存器B和Q中，等待启动信号S的到来，当S=1时控制器进入状态T1，在此状态下A、E、P清零，准备乘法操作。
从状态T2开始，控制器进入累计部分积的循环操作过程。
首先检验乘数的最低有效位Q1。
如Q1=1，A和B相加结果存于A和E之中；如果Q1=0，不做加法运算。
无论Q1为何值，都要将计数器P加1。
在状态T3，合成寄存器EAQ右移一位得到累计的部分积，时检测P之值，如果P不等于4，状态返回T2，继续累计部分积的过程。
如果P=4，停止循环，系统返回初始状态T0。
三、电路设计1、控制器设计根据图2所示的ASM图表，可以设计二进制乘法器的控制器。
图2 二进制乘法器ASM图表四个D触发器的驱动方程为：D0=T0S’+T3Z=((T0S’)’·(T3Z)’)’D1=T0S=((T0S)’)’D2=T1+T3Z’=(T1’·(T3Z’)’)’D3=T2控制器仿真电路如图2所示。
控制器中S为启动信号，高电平有效，系统开始工作时应使T0=1，T1=T2=T3=0，故图中设置了Reset信号（负脉冲）图2 二进制乘法器的控制逻辑图2. 二进制乘法器数据处理器(1) A寄存器A寄存器具有并入、移位、同步清0和保持功能。
计组-4位乘法器实验报告
实验4位乘法器实验报告姓名：X XX 学号：X XX 专业：计算机科学与技术课程名称：计算机组成同组学生姓名：无实验时间：实验地点：指导老师：XXX一、实验目的和要求1.熟练掌握乘法器的工作原理和逻辑功能二、实验内容和原理实验内容：根据课本上例3-7的原理，来实现4位移位乘法器的设计。
具体要求：1. 乘数和被乘数都是4位2. 生成的乘积是8位的3. 计算中涉及的所有数都是无符号数4.需要设计重置功能5.需要分步计算出结果（4位乘数的运算，需要四步算出结果）实验原理：1.乘法器原理图2.本实验的要求：1.需要设计按钮和相应开关，来增加乘数和被乘数2.每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘积3.4步计算出最终结果后，LED灯亮，按RESET重新开始计算三、主要仪器设备1.Sparta n-III开发板1套2.装有ISE的PC机1台四、操作方法与实验步骤实验步骤：1.创建新的工程和新的源文件2.编写verilog代码（top模块、d ispla y模块、乘法运算模块、去抖动模块以及UCF引脚）3.进行编译4.进行Debu g 工作，通过编译。
5.. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能操作方法：TOP:module alu_to p(clk, switch, o_seg, o_sel);inputwire clk;inputwire[4:0] switch;output wire [7:0] o_seg;// 只需七段显示数字，不用小数点output wire [3:0] o_sel;// 4个数码管的位选wire[15:0] disp_n um;reg [15:0] i_r, i_s;wire [15:0] disp_c ode;wire o_zf; //zero detect orinitia lbegini_r <= 16'h1122;//0x1122i_s <= 16'h3344;//0x3344endalu M1(i_r, i_s, switch[4:2], o_zf, disp_c ode);displa y M3(clk, disp_n um, o_seg, o_sel);assign disp_n um = switch[0]?disp_c ode:(switch[1] ? i_s : i_r);endmod uleDISPLA Y:module displa y(clk, disp_n um, o_seg, o_sel);inputwire clk;inputwire [15:0] disp_n um; //显示的数据output reg [ 7:0] o_seg;//七段，不需要小数点output reg [ 3:0] o_sel;//4个数码管的位选reg [3:0] code = 4'b0;reg [15:0] count= 15'b0;always @(posedg e clk)begincase (count[15:14])2'b00 :begino_sel<= 4'b1110;code <= disp_n um[3:0];end2'b01 :begino_sel<= 4'b1101;code <= disp_n um[7:4];end2'b10 :begino_sel<= 4'b1011;code <= disp_n um[11:8];end2'b11 :begino_sel<= 4'b0111;code <= disp_n um[15:12];endendcas ecase (code)4'b0000: o_seg<= 8'b11000000;4'b0001: o_seg<= 8'b11111001;4'b0010: o_seg<= 8'b10100100;4'b0011: o_seg<= 8'b10110000;4'b0100: o_seg<= 8'b10011001;4'b0101: o_seg<= 8'b10010010;4'b0110: o_seg<= 8'b10000010;4'b0111: o_seg<= 8'b11111000;4'b1000: o_seg<= 8'b10000000;4'b1001: o_seg<= 8'b10010000;4'b1010: o_seg<= 8'b10001000;4'b1011: o_seg<= 8'b10000011;4'b1100: o_seg<= 8'b11000110;4'b1101: o_seg<= 8'b10100001;4'b1110: o_seg<= 8'b10000110;4'b1111: o_seg<= 8'b10001110;defaul t: o_seg<= 8'b10000000; endcas ec ount<= count+ 1;endendmod uleUCF:Net “clk”loc=”T9”;Net “o_seg[0]” loc=”E14”;Net “o_seg[1]” loc=”G13”;Net “o_seg[2]” loc=”N15”;Net “o_seg[3]” loc=”P15”;Net “o_seg[4]” loc=”R16”;Net “o_seg[5]” loc=”F13”;Net “o_seg[6]” loc=”N16”;Net “o_seg[7]” loc=”P16”;Net “o_sel[0]” loc=”D14”;Net “o_sel[1]” loc=”G14”;Net “o_sel[2]” loc=”F14”;Net “o_sel[3]” loc=”E13”;Net “switch[0]” loc=”M10”;Net “switch[1]” loc=”F3”;Net “switch[2]” loc=”G4”;Net “switch[3]” loc=”E3”;Net “switch[4]” loc=”F4”;2.ALU控制器的实现：输入用2 + 6 = 8 个拨动开关ALUop控制模式：2个拨动开关功能域Fun ct控制模式：6个拨动开关 输出用3 个LED显示TOP：module aluc_t op(clk, switch, o_seg, o_sel);inputwire clk;inputwire[7:0] switch;output wire [7:0] o_seg;// 只需七段显示数字，不用小数点output wire [3:0] o_sel;// 4个数码管的位选wire[15:0] disp_n um;reg [15:0] i_r, i_s;wire [15:0] disp_c ode;wire [2:0] alu;initia lbegini_r <= 16'h1122;//0x1122i_s <= 16'h3344;//0x3344endaluc M1(switch[7:2],alu);alu M2(i_r,i_s,alu,disp_c ode);displa y M3(clk, disp_n um, o_seg,o_sel);assign disp_n um = switch[0]?disp_c ode:(switch[1] ? i_r: i_s); endmod uleinputwire clk;inputwire [15:0] disp_n um; //显示的数据output reg [ 7:0] o_seg;//七段，不需要小数点output reg [ 3:0] o_sel;//4个数码管的位选reg [3:0] code = 4'b0;reg [15:0] count= 15'b0;always @(posedg e clk)begincase (count[15:14])2'b00 :begino_sel<= 4'b1110;code <= disp_n um[3:0];end2'b01 :begino_sel<= 4'b1101;code <= disp_n um[7:4];end2'b10 :begino_sel<= 4'b1011;code <= disp_n um[11:8];end2'b11 :begino_sel<= 4'b0111;code <= disp_n um[15:12];endendcas ecase (code)4'b0000: o_seg<= 8'b11000000;4'b0001: o_seg<= 8'b11111001;4'b0010: o_seg<= 8'b10100100;4'b0011: o_seg<= 8'b10110000;4'b0100: o_seg<= 8'b10011001;4'b0101: o_seg<= 8'b10010010;4'b0110: o_seg<= 8'b10000010;4'b0111: o_seg<= 8'b11111000;4'b1000: o_seg<= 8'b10000000;4'b1001: o_seg<= 8'b10010000;ALUC:module aluc(inputwire[7:2] switch,output reg[2:0] alu);always@(switch)beginif(switch[2]==0&&switch[3]==0)alu=3’b010;else if(switch[2]==0&&switch[3]==1)alu=3’b110;else if(switch[2]==1&&switch[4]==0&&switch[5]==0&&switch[6]==0&&switch[7]==0)alu=3’b010;elseif(switch[2]==1&&switch[4]==0&&switch[5]==0&&switch[6]==1&&switch[7]==0) alu=3’b110;elseif(switch[2]==1&&switch[4]==0&&switch[5]==1&&switch[6]=0&&switch[7]==0) alu=3’b000;elseif(switch[2]==1&&switch[4]==0&&switch[5]==1&&switch[6]=0&&switch[7]==1) alu=3’b001;elseif(switch[2]==1&&switch[4]==1&&switch[5]==0&&switch[6]=1&&switch[7]==1) alu=3’b111;endendmodule五、实验结果与分析程序运行成功后，将代码下载到实验板spartan3上验证。
基于FPGA的阵列乘法器的设计与实现
基于FPGA的阵列乘法器的设计与实现本文先对乘法器进行了分析，然后用现场可编程门阵列(FPGA)实现了阵列乘法器，并分析了设计原理。
0 引言乘法是运算中的基本算法，应用也最为广泛。
在计算机中乘法最基本的操作就是移位相加，各类乘法最终都要归结为这一点。
早期计算机中为了简化硬件结构，采用串行的移位乘法方案，即多次执行“加法-移位”操作来实现。
这种方法并不需要很多器件。
然而串行方法毕竟太慢，自从大规模集成电路问世以来，出现了各种形式的并行乘法器，一部分即为流水式阵列乘法器。
1 二进制乘法器设有两个不带符号的M×N位二进制整数：点击图片查看大图点击图片查看大图它们的乘积用X和表示，按“手工计算”的方法给出就是：点击图片查看大图从中可以看出，只要a k≠0，输入量X就随着k的位置连续地变化，然后累加X2k。
如果a k=0，就可以忽略相应的转换相加。
以201×9为例，可以知道N=8，X=9，A=11001001。
当k由0开始递增时，对A的a k位进行分析，a0=1，则X20=9；a1=0，则X21=0；…a7=1，则X27=9×128=1152。
同时，将计算结果X2k：9，0，0，72，0，0，576，1152进行累加。
最终各部分结果之和即为201×9的乘积1809。
1.1 移位乘法器移位乘法器计算过程为：将A依次向右移一位，并检查其最低位a0，如果不为零，则将X与部分和相加，然后将X向左移一位；如果为零，则仅仅将X向左移一位。
移位时，X的低端和A的高端均补零。
可以看出由于第一个操作数X是并行形式的，而第二个操作数A是逐位形式的，所以刚才描述的乘法器也称为串行/并行乘法器。
如果两个操作数都是串行的，那么这一结构称为串行/串行乘法器。
这样的乘法器只需要一个全加器，但是计算乘积所需的时间更长。
1.2 阵列乘法器移位乘法器是通过牺牲时间来降低复杂性，还有一种方法通过增加复杂性来换取速度，称之为“阵列”，或者叫并行/并行乘法器。
四位乘法器的设计
四位乘法器的设计1、乘法控制器的的设计（1）乘法控制器的ASM图（2）控制器的VHDL语言程序library ieee;use ieee.std_logic_1164.all;entity mulcon isport (start,i4,bi,clk : in std_logic;endd,clr,ca,cb1,cb0,cm1,cm0,cc : out std_logic); end mulcon ;architecture behv of mulcon issignal current_state,next_state:bit_vector(1 downto 0);constant s0:bit_vector(1 downto 0):="00";constant s1:bit_vector(1 downto 0):="01";constant s2:bit_vector(1 downto 0):="11";constant s3:bit_vector(1 downto 0):="10";begincom1:process(current_state,start,i4)begincase current_state iswhen s0 => if (start='1') then next_state<=s1;else next_state<=s0;end if;when s1 => next_state<=s2;when s2 => next_state<=s3;when s3 => if (i4='1') then next_state<=s0;else next_state<=s2;end if;end case;end process com1;com2:process(current_state,bi)begincase current_state iswhen s0 => endd<='1';clr<='1';ca<='0';cb1<='0';cb0<='0';cm1<='0';cm0<='0';cc<='0';when s1 => endd<='0';clr<='0';ca<='1';cb1<='1';cb0<='1';cm1<='0';cm0<='0';cc<='0';when s2 => if (bi='1') then endd <='0';clr<='1';ca<='0';cb1<='0';cb0<='0';cm1<='1';cm0<='1';cc<='1';else endd<='0';clr<='1';ca<='0';cb1<='0';cb0<='0';cm1<='0';cm0<='0';cc<='1'; end if;when s3 => endd<='0';clr<='1';ca<='0';cb1<='0';cb0<='1';cm1<='0';cm0<='1';cc<='0'; end case;end process com2;reg:process (clk)beginif clk='1' and clk'event thencurrent_state<=next_state;end if;end process reg;end behv;（3）控制器的仿真时序图VHDL源程序仿真结果：2、顶层原理图3、顶层原理图仿真结果。
四位数字乘法器的设计
摘要现代社会在飞速发展，科学技术的发展越来越快。
4位二进制乘法器在十几种的应用相当广泛，是一些计算器的基本组成部分，其远离适用于很多计算器和大型计算机，他涉及到实训逻辑电路如何设计。
分析和工作等方面。
通过次电路更深刻的了解时许逻辑不见的工作原理，从而掌握如何根据需要设计满足要求的各种电路图，解决生活中的实际问题，将知识应用于实践中。
根据课题研究的目地是，绘制出电路的原理图，并且诠释每部分的功能；根据设计的电路图分析所需要的元器件种类和个数；根据技术指标指定实验反感，验证所设计的电路；进行实验数据处理和分析。
研究此课题，目地在于使我们了解4位乘法器在实际中的应用，了解它的具体工作原理以及它的基本电路图，使我们以后可以应用它解决一些实际问题。
通过对4位乘法器的设计，让我们懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己实际动手能力和独立思考的能力。
关键词：乘法器；VHDL；Max+plusII仿真4*4数字乘法器设计1．设计任务试设计一4位二进制乘法器。
4位二进制乘法器的顶层符号图如图1所示。
ENDP A B START1 0 1 11 1 0 1×1 0 1 10 0 0 01 0 1 11 0 1 111011001图1 4位乘法器顶层符号图 图2 4位乘法运算过程输入信号：4位被乘数A （A 3 A 2 A 1 A 0），4位乘数B （B 3 B 2 B 1 B 0），启动信号START 。
输出信号：8位乘积P （P 7 P 6 P 5 P 4 P 3 P 2 P 1 P 0），结束信号END 。
当发出一个高电平的START 信号以后，乘法器开始乘法运算，运算完成以后发出高电平的END 信号。
2．顶层原理图设计从乘法器的顶层符号图可知，这是一个9输入9输出的逻辑电路。
一种设计思想是把设计对象看作一个不可分割的整体，采用数字电路常规的设计方法进行设计，先列出真值表，然后写出逻辑表达式，最后画出逻辑图。
4位乘法器设计
U2:ls283 port map(o1=>sb(4 downto 1),o2=>sa,res=>result(7 downto 3));
U3:and4aport map(a=>op2,en=>op1(2),r=>sc);
signal sf:std_logic_vector(3 downto 0);
signal sg:std_logic_vector(3 downto 0);
--signal tmpl:std_logic;
begin
sg<=('0'&sf(3 downto 1));
--tmpl<=op1(1);
u0:and4aport map(a=>op2,en=>op1(1),r=>se);
（3）在芯片引脚设计时，每个脚多对应的时钟脉冲不一样，要看清要求。
（4）了解并行乘法器的设计原理，在给输入引脚输出引脚时钟脉冲时，要符合时钟脉冲的要求。
成绩：指导教师签名：
result(1)<=sd(0);
result(2)<=sb(0);
--result(7 downto 0)<='00000000'
end count;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity and4ais
signal sb:std_logic_vector(4 downto 0);
阵列乘法器设计实验报告
阵列乘法器设计实验报告
首先，我们对4位数字乘法运算进行了分析。
两个4位数相乘的结果为一个8位数，即最多需要8位的加法器来实现。
因此，我们将阵列乘法器划分为3个模块：乘法单元、加法器单元以及结果输出单元。
乘法单元是阵列乘法器中最核心的部分。
我们采用了一种基于乘法器意义的设计方法，将乘法运算分解为一系列的AND门和全加器。
具体地，我们将两个4位数的每一位相乘得到16个乘积，然后利用8个全加器将这16个乘积进行累加得到结果。
通过使用层层递进的方式，我们可以保证乘法运算的正确性。
加法器单元负责将乘法单元的结果进行累加。
在本实验中，我们使用了一个8位全加器来实现8位数的加法运算。
通过将乘法单元的结果与加法器单元的进位相连，可以保证每一位的进位都被正确地累加到下一位。
结果输出单元将加法器单元的结果进行输出。
由于乘法结果的有效位数是8位，因此我们只需要将加法器单元的前8位进行输出即可。
通过使用Verilog HDL对阵列乘法器进行了仿真和验证。
我们设计了一个测试平台，使用不同的输入进行了对阵列乘法器进行了测试。
实验结果表明，设计的阵列乘法器具有良好的性能和准确的计算结果。
总结来说，本实验设计了一种4位乘法器的阵列乘法器电路，并通过Verilog HDL进行了仿真和验证。
通过设计和测试，我们验证了该电路的正确性和高效性。
阵列乘法器是一种重要的数字逻辑电路，对于实现高速的数字乘法运算具有很高的实用价值。
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3
由小器件单元模块到最终阵列乘法器大模块的实现，功能图及原理图。
总逻辑电路：
图3
3
阵列乘法器的原理，设X1，X2，X3，X4，Y1，Y2，Y3，Y4为阵列乘法器的输入端，Z1~Z8为阵列乘法器的输出端，该逻辑框图完成的功能实现两个二进制既F（X）*F(Y）的乘法运算，其运算结果为F（Z）.(其中F( X)=X1X2X3X4，F(Y)=Y1Y2Y3Y4),F(Z)=Z1Z2Z3Z4Z5Z6Z7Z8而且输入和输出结果均用二进制表示)，，乘法运算可分解为移位和相加两种子运算过程的方法是，把每次相加的结果用部分积P表示，若B中某一位iB=1，则部分积P右移1位后与A相加；若B中某一位iB=0，则部分积P右移1位后与0相加。通过四次移位和累加，最后得到的部分积就是A与B的乘积。
10 0 0
10 1 1
1 0 1 1
___________________________
1 0 0 0 1 1 1 1
图1人工计算乘法示例
3
由于硬件环境基于QUARTUSⅡ的环境下实现的，采用芯片74283,与门完成4位阵列乘法器。（如下图2）
器件74283为加法器
图2 4位阵列乘法器所使用芯片
一个阵列乘法器要完成X．Y乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)。阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。阵列乘法器是由十六个模块组成，每一个模块构包括一个与门和一位全加器。
1 0 1 1
×1 1 0 1
________________
10 1 1
例子4、 A:1001， B:1100， 则Z:01101100
四、
紧张的计组终于接近尾声，通过这一周的学习我感觉有很大的收获，我把相对多的精力放在环境设置和原理应用上。对我们言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。这次实习必将成为我人生旅途上一个非常美好的回忆！通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。
4位阵列乘法器
一、设计题目4位阵列乘法器
二、
计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。
同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。
3.5时序图（图4）
图 4
图中分别对应被乘数A0，A1,A2,A3,乘数B0，B1，B2，B3，积为Z0，Z1，Z2，Z3，Z4，Z5，Z6，Z7
例子1、A:1011，B:1111，则Z:10100101
例子2、A:1010，B:1001，则Z:01011010
例子3、 A:1011， B:1011， 则Z:10001001
三、设计过程
3
阵列乘法器是类似于人工计算（如图1.1所示）的方法，乘数与被乘数都是二进制数。所以可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果。
五、参考文献
[1]邹凤华谷赫《计算机组成原理》、《数字逻辑》
[2]王爱英《计算机组成原理》出版社清华大学出版
[3]范延滨微型计算机系统原理 北京邮电大学出版社
[4]杜建国Verilog HDL硬件描述语言北京清华大学出版社
[5]姜雪松可编辑逻辑部件北京机械工业出版社2008年