多通道IQ接收器测试系统

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多通道IQ接收器测试系统中国科学技术大学近代物理系(合肥230027)　邓家虎　武　杰　杜学峰　王砚方

摘　要　IQ接收技术广泛地应用于雷达、声纳和通信系统中,IQ技术的使用能大大提高系统的动态范围和精度。对IQ接收器的测试是正确使用它的基础。文章提供了一种IQ接收器的测试方法,即通过信号采集和数字频谱分析,来测试IQ接收器的性能。根据该方法构建了一个完整的测试系统,系统也同时适用于ADC的性能测试。文章同时介绍了设计中的一些要点。

关键词　IQ接收器　ADC　性能测试　数字频谱分析

1　概述

在许多雷达、声纳和通信系统中,一般都需要将接收器的中频输出信号变换为正交的两路基带信号,即采用I、Q两种通道来检波。由于保留了信号的相位信息,两个基带信号可以用来进行相干积分,因此,使用正交探测技术的IQ接收器比不使用正交探测技术的接收器,具有更大的动态范围和更高的精度。

如何对IQ接收器的性能进行测试,是一个很具有实用价值的课题。通过对它的性能进行评估,能够确定系统是否符合要求,并且可以找到影响系统性能的主要因素,以便更好地改进。为此研制了一套基于PC的测试系统,它能够分析IQ接收器的主要性能,同时也是检验整个接收机的有力手段。本文根据所研制的多通道IQ接收机测试系统,先介绍了测试的原理,再给出了系统的实现结构和设计要点。

2　测试的原理

IQ接收器内部带有ADC,接收器的I、Q两路输出均为数字信号,可以通过获取其输出的数字信号,来测试接收器的性能。

2.1　IQ接收器的性能

在IQ接收系统中,I和Q两路分量之间的幅度不一致和相位不正交是影响系统性能的主要因素。从理论上来讲,I、Q两路分量应该是幅度完全一致、相位正交的,但是对模拟式IQ接收器,I、Q两分量之间的幅度一致性只能达到0.5dB,而相位正交误差达3°。数字式IQ接收器采用了直接中频采样和数字相干检波的方法,在数字域内用数字信号处理的方法进行正交检波,经过数字滤波得到了正交的两路基带信号,避免了模拟乘法器和低通滤波器等模拟器件带来的误差。I、Q两路的幅度一致性和相位正交误差取决于数字信号处理器的设计,数字式IQ接收器的性能可远超过传统IQ接收器,两路的幅度一致性误差达到0.008dB,相位正交误差仅为0.2°。

2.2　波形获取和恢复

在理想的A/D变换中,采样间隔是固定不变的,根据采样原理,只要输入信号不大于采样频率的一半,就可以从离散的采样数字信号中无失真地恢复出原始信号来。对于一个有限带宽信号,可以通过一个低通滤波器在样本之间实现真正的内插,重建波形的公式为:

X r(t)=∑

∞

n=-∞

x(n T)h(t-n T)

这种内插方式,只要信号x(t)是带宽有限的,而采样频率又满足采样定律的条件,就能实现真正的重建。IQ接收器的信号是满足以上条件的,所以适合采用上述的带限内插法。

2.3　数字频谱分析

一个单频信号经过IQ接收器之后,由ADC变换成了离散信号,输出的是信号和噪声的叠加,而在实际的系统中,可能还有其他的随机噪声、谐波失真、杂散波失真、互调失真等,要在时域内分辨这些信号非常困难。数字频谱分析是目前应用最广泛的一种测试ADC性能的方法之一。它采用频域分析,能测试采集系统的信噪比(SNR)、信号噪声谐波比(SN HR)、总谐波失真(THD)、有效位(ENOB)、无伪波动态范围(SFDR)、互调失真(IMD)等指标。其原

理是在ADC 的输入端加上一个“纯净”的正弦波,对ADC 的输出数字信号做谱分析,分离其中的信号、直流、谐波、杂散波以及噪声成分。如果输入的是两个正弦波的叠加,还可以找出双音互调成分。假设除信号和直流成分外,其余均由ADC 产生,由此可以获取ADC 的各种动态特性指标。

对IQ 接收机,也可采用同样的方法测试上述这些指标。对IQ 接收器最重要的两个参数,即I 和Q 两路分量之间的幅度一致性和相位正交性,可采用如下办法计算:把I 、Q 两路信号分别作FF T ,找出频域内信号的幅度,即可算得两路分量的幅度一致性;把I 、Q 两路信号合成一个复数信号,作FF T ,对得到的频谱求镜像抑制比(即频域内的信号与信号镜像的幅度比),通过镜像抑制比和幅度一致性,可求出接收机的I 和Q 两路分量之间的相位正交性。

3　系统组成

为了实现该系统,最方便的考虑是把所有功能集中到一块PCI 插卡。但是IQ 接收器的输出无法

与PCI 插卡直接相连,如果通过电缆把IQ 接收器输出的并行数据传递给PCI 插卡,对最高达65MHz 的并行数据和时钟,其可靠性难以保证。系统最终采用了图1所示的结构

。

图1　系统结构框图

整个测试系统由A 、B 两块相同的数据接收板、一块PCI 接口板、主机以及测试软件组成。每块接收板的数据宽度为16位。接收板A 的数据通过PCI 接口板,传输到主机的低16位数据线,接收板B 的数据传输到主机的高16位数据。数据、时钟输

入端与IQ 接收器的数据、时钟输出端直接相连。数据接收板和PCI 接口板之间的数据和控制指令通过连接电缆传输。

由于数据接收板和主机之间的数据传输速率要远小于输入信号的速率,为保证无数据丢失,在每个数据接收板里面设置了128K ×16bit 的数据缓存器。采集到的数据,首先被放入到缓存器里,缓存器

满之后,系统再把所有数据传递给主机,然后进行下一次采集。每一次采集的数据长度达128K ,对FF T 而言,这样的长度足以满足系统对精度的要求。

3　系统设计实现

系统按模块可以划分为数据接收模块、传输模块、数据分析模块。其中数据接收模块负责与IQ 接收器接口,获取数据。传输模块负责将数据从接收板传到主机。软件模块负责数据的分析处理以及对整个系统的工作流程进行控制。

硬件设计的主要难度在于数据的高速率(最高65MHz ),而且系统的工作方式的多样性(比如要求多通道、复用工作方式;要求能与ADC 评估板接口等),使时钟的变换和系统控制变得复杂。为完成设计,必须合理地安排整个系统的结构和工作时序,并选择合适的芯片。以下简要论述设计中的主要问题。3.1　数据接收板的结构

数据接收板是能否正确获取数据的关键,数据接收板采用了图2所示结构。3.2　对高速数据的锁存

系统的输入数据和时钟的频率可变的范围是0～65MHz 。为满足多种工作方式的需要,输入时钟首先需要经过变换,这样增大了在高频率时锁存数据的难度。为了能正确锁存数据,必须使数据和时钟满足相应的时序关系,以满足锁存器的建立时间和保持时间。设计中,尽量选择延时小的芯片,准确地计算时钟和数据的延时。另外,采用DS1100220延时芯片,允许调节时钟的延时(4～20ns ),其最高允许输入信号频率为125MHz ,可以满足需要。通过芯片对时钟的延迟进行调节,能保证可靠地锁存数据。3.3　缓存数据

在最高数据速率65MHz 下,每15ns 为一个工作周期。为了在下一个数据来之前,能把数据写入到存储器,必须选用快速存储器芯片。常用的IS61C1024系列存储器写周期一般在15ns 以上,最快的IS61C1024212,其写周期为12ns 。存储器的地址由EPLD 逻辑产生。需要准确计算从时钟输入到地址输出的延时,以保证输入存储器的地址和数据对齐。实际上地址和数据不可能完全对齐,可以让地址稍微超前(但必须满足存储器的数据建立时间)。3.4　信号的驱动能力

信号的频率增高,其驱动能力随之下降,并且抗