实验引脚图和真值表

数字电路实验报告

数字电路实验报告姓名：张珂班级：10级8班学号：2010302540224实验一：组合逻辑电路分析一．实验用集成电路引脚图1．74LS00集成电路2．74LS20集成电路二、实验内容1、组合逻辑电路分析逻辑原理图如下：U1A 74LS00NU2B74LS00NU3C74LS00N X12.5 VJ1Key = Space J2Key = Space J3Key = Space J4Key = SpaceVCC5VGND图1.1组合逻辑电路分析电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平；逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。

真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1表1.1 组合逻辑电路分析真值表实验分析：由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。

2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。

试分析下图中密码锁的密码ABCD 是什么？密码锁逻辑原理图如下：U1A74LS00NU2B74LS00NU3C 74LS00NU4D 74LS00NU5D 74LS00NU6A74LS00N U7A74LS00NU8A74LS20D GNDVCC5VJ1Key = SpaceJ2Key = SpaceJ3Key = SpaceJ4Key = SpaceVCC5VX12.5 VX22.5 V图 2 密码锁电路分析实验真值表记录如下：实验真值表 A B CD X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 11 10 1表1.2 密码锁电路分析真值表实验分析：由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD =0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6 =Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q =D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q 3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

74ls148管脚图引脚功能表真值表逻

74ls148管脚图引脚功能表真值表逻
有些单片机控制系统和数字电路中，无法对几个按钮的同时响应做出反映，如电梯控制系统在这种情况下就出出现错误，这是绝对不允许的。

于是就出现了74ls148优先编码器，先说一下他的基本原理.他允许同时输入两个以上编码信号。

不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。

〈74ls148管脚功能〉〈74ls148引脚图〉
74ls148优先编码器管脚功能介绍:为16脚的集成芯片，电源是VCC(16) GND(8), I0—I7为输入信号，A2,A1,A0为三位二进制编码输出信号，IE是使能输入端，OE是使能输出端，GS为片优先编码输出端。

〈74ls148逻辑图〉〈74ls148逻辑表达式〉
使能端OE(芯片是否启用)的逻辑方程：
<74ls148真值表>
由74ls148真值表可列输出逻辑方程为：
A2 = (I4+I5+I6+I7)IE
A1 = (I2I4I5+I3I4I5+I6+7)·IE
A0 = (I1I2I4I6+I3I4I6+I5I6+I7)·IE
用两个74ls148优先编码器芯片扩展为十六线-四线优先编码器的电路连线图。

74LS90引脚功能及真值表

74LS90引脚功能及真值表在数字电路中，74LS90 是一种十分常用的计数器芯片。

了解它的引脚功能和真值表对于正确设计和使用数字电路至关重要。

74LS90 是一款二五十进制异步计数器，它由四个主从触发器和一些组合逻辑门构成。

这款芯片共有 14 个引脚，下面我们来详细介绍一下每个引脚的功能。

引脚 1 是 CP0 输入端，引脚 2 是 CP1 输入端。

CP0 和 CP1 是计数脉冲的输入端口，通过这两个引脚输入的脉冲信号来控制计数器的计数操作。

引脚 3 是 Q0 输出端，引脚 4 是 Q1 输出端，引脚 5 是 Q2 输出端，引脚 6 是 Q3 输出端。

这四个引脚分别输出计数器的四位计数状态。

引脚 7 是 GND，也就是接地端。

引脚 14 是 Vcc，是电源正极端，通常连接＋5V 电源。

引脚 8 是 R0(1) 端，引脚 9 是 R0(2) 端，这两个引脚用于异步清零操作。

当 R0(1) 和 R0(2) 同时为高电平时，计数器被清零，输出状态为0000。

引脚 10 是 R9(1) 端，引脚 11 是 R9(2) 端，这两个引脚用于异步置9 操作。

当 R9(1) 和 R9(2) 同时为高电平时，计数器被置为 9，即输出状态为 1001。

接下来，我们看一下 74LS90 的真值表。

真值表清晰地展示了在不同输入条件下，计数器的输出状态。

当 R0(1) 和 R0(2) 均为高电平，且 R9(1) 和 R9(2) 均为低电平时，计数器被清零，输出 Q3Q2Q1Q0 为 0000。

当 R0(1) 和 R0(2) 中有一个为低电平，R9(1) 和 R9(2) 均为低电平，且 CP0 和 CP1 没有输入脉冲时，计数器保持原状态不变。

当CP0 输入脉冲，且R0(1)、R0(2)、R9(1) 和R9(2) 均为低电平时，计数器在二进制模式下工作。

在这种模式下，Q0 输出端的状态会随着CP0 输入脉冲的上升沿而翻转。

74LS90引脚功能及真值表

74LS90引脚功能及真值表在数字电路中，74LS90 是一种常用的计数器芯片。

了解它的引脚功能和真值表对于正确设计和使用数字电路至关重要。

74LS90 是一款二五十进制异步计数器，它由四个主从 JK 触发器和一些附加门电路组成。

这款芯片具有较为灵活的计数功能，可以实现二进制、五进制和十进制的计数。

先来说说 74LS90 的引脚功能。

它一共有 14 个引脚，分别为：引脚 1 是 CP0，也就是时钟输入 0。

当 CP0 输入脉冲时，芯片内部的二进制计数器会进行计数操作。

引脚 2 是 Q0，是二进制计数器的输出端。

引脚 3 是 Q1，同样是二进制计数器的输出端。

引脚 4 是地（GND），用于芯片的接地连接。

引脚 5 是 CP1，即时钟输入 1。

引脚 6 是 Q2，为五进制计数器的输出端。

引脚 7 是 Q3，也是五进制计数器的输出端。

引脚 8 是电源（VCC），通常连接＋5V 电源。

引脚 9 是 R0(1)，是复位输入端 1。

引脚 10 是 R0(2)，为复位输入端 2。

引脚 11 是 S9(1)，是置 9 输入端 1。

引脚 12 是 S9(2)，是置 9 输入端 2。

引脚 13 是 Q0'，是二进制计数器反相输出端。

引脚 14 是 Q3'，是五进制计数器反相输出端。

了解了引脚功能，接下来看看 74LS90 的真值表。

当复位输入端R0(1)和R0(2)同时为“1”时，计数器被复位，Q0、Q1、Q2、Q3 输出均为“0”。

当置 9 输入端 S9(1)和 S9(2)同时为“1”时，计数器被置为“9”，即 Q3、Q2、Q1、Q0 的输出为 1001。

在二进制计数模式下，如果 CP0 输入脉冲，Q0 会按照二进制的规律进行计数，从 0 到 1 变化，Q1 则在 Q0 从 1 变为 0 时发生变化。

在五进制计数模式下，当 CP1 输入脉冲时，Q2 和 Q3 会按照五进制的规律进行计数。

在十进制计数模式下，通过将二进制计数器和五进制计数器级联，可以实现十进制计数。

4511BD引脚图

BCD七段显示器译码器/译码器CD4511引脚图及真值表
IC CD4511 是一组用来作为BCD 对共阴极LED 七段显示器译码的包装。

其引脚图，图1与真值表图2所示，其各脚功能如下：
LT：做灯泡测试用，当LT=0，则不论其它输入状态为何，其输出abcdefg=1111111，使七段显示器全亮，即显示8，以便观测七段显示器是否正常。

当LT=1，则正常*。

BI：空白输入控制，当BI=0 (LT 为1 时) 则不论DCBA 之输入为何，其输出abcdefg皆为0，即七段显示器完全不亮，此脚可供使用者控制仅对有效数据译码，避免在无意义的数据输入时显示出来造成字型的系乱。

LE：数据栓锁致能控制；在CD4511 中，不但具译码功能，更具有数据栓锁的记忆功能。

当LE=0 时(LT=1 且 BI=1)，DCBA 数据会被送入IC 的缓存器中保存，以供译码器码；当LE=1 时，则IC 中的暂存器会关闭，仅保存原来在LE=0 时的DCBA数据供译码器译码。

换句话说当LE=1 时，不论DCBA 的输入数据为何，皆不影响其输出，其输出abcdefg 仍保留原来在LE 由0 转为1 以前的资料。

图1 IC CD45111 引脚功能图
图2 CD4511真值表。

实验引脚图和真值表

实验引脚图和真值表机电工程学院数字电路实验IC参考手册本手册包含下列IC芯片（共15 种）：74HC00、74HC01、74HC125、74HC138、74HC20、74HC153、74HC32 74HC283、74HC04、74HC86、74HC74、74HC76、74HC90、74HC194 555定时器。

1．74HC00(四二输入与非门)74HC00引脚图74HC00真值表2．74HC01(四二输入与非门，OC输出)74HC01引脚图74HC01真值表3．74HC125（四三态门）74HC125引脚图74HC125真值表4．74HC138(3-8译码器)74HC138引脚图74HC138真值表5．74HC20（双4输入与非门）74HC20引脚图74HC20真值表6．74HC153(双四选一数据选择器)74HC153引脚图74HC153真值表7．74HC32(四2输入端或门)74HC32引脚图74HC32真值表8．74HC283(4位二进制全加器)74HC283真值表9．74HC04(六位反相器)74HC04引脚图74HC04真值表10．74HC86(四2输入端异或门)74HC86真值表11．74HC74(双上升沿D型触发器)74HC74引脚图74HC74真值表12．74HC76(双j-k触发器)74HC76引脚图74HC76真值表13．74HC90(二/五分频十进制计数器)74HC90引脚图74HC90真值表14．74HC194(4位并入/串入-并出/串出移位寄存)74HC194引脚图74HC194真值表15．555定时器555引脚图。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。

在TTL电路中，比较典型的d触发器电路有74ls74。

74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。

(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。

这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。

Q3=Q5=D，Q4=Q6=D。

由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。

这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。

数字电路实验芯片引脚图

数字电路实验芯片引脚图数字电路实验一、芯片引脚图真值表：二、组合逻辑电路实验设计题1．举重比赛有3个裁判，一个主裁判A和两个辅裁判B和C，杠铃完全举上的裁决由每个裁判按下自己的按键来决定。

当3个裁判判为成功或两个裁判（其中一个为主裁判）判为成功则成功绿色指示灯亮，否则红色指示灯亮。

试用74LS151设计此逻辑电路。

2．设输入数据为4位二进制数，当该数据能被3整除时绿色指示灯亮，否则红色指示灯亮。

试用74LS151设计此逻辑电路。

3．设输入数据为4位二进制数，当该数据能被5整除时绿色指示灯亮，否则红色指示灯亮。

试用74LS151设计此逻辑电路。

4．试设计一个四人表决器，当四个人中有3个人或4个人赞成时绿灯亮表示建议被通过，否则红灯亮表示建议被否决。

试用74LS151设计此逻辑电路。

5．设输入数据为4位二进制数，设计由此二进制数决定的偶校验逻辑电路，即当此二进制数中有偶数个1时绿色指示灯亮，否则红色指示灯亮。

试用74LS151设计此逻辑电路。

6．某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。

请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。

试用74LS151设计此逻辑电路。

7．用74LS151实现一个函数发生器，其功能是：当S1S0=00时，Y=AB；当S1S0=01时，Y=A+B；当S1S0=10时，Y=A B；当S1S0=11时，Y=。

试用74LS151设计此逻辑电路。

8．试用两片74LS151实现16选1数据选择器。

三、时序逻辑电路实验设计题1．用十进制计数－译码器CC4017设计一个8盏灯的流水灯电路。

2．用74LS161设计一个12进制的加1计数器。

其代码转换图为：0000→0001→0010→…→1011循环。

每循环一次产生一个进位脉冲。

3．用74LS161设计一个12进制的加1计数器。

其代码转换图为：0100→0101→0110→…→1111循环。

2016新编74ls138引脚图-74ls138管脚图及功能真值表

74ls138引脚图-74ls138管脚图及功能真值表2007年12月17日 22:33 本站原创作者：本站用户评论（0）关键字：74ls138引脚图74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74L S1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。

当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时，输出为高电平（S＝1），译码器处于工作状态。

否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。

这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。

实验引脚图和真值表

机电工程学院数字电路实验IC参考手册本手册包含下列IC芯片（共15 种）：74HC00、74HC01、74HC125、74HC138、74HC20、74HC153、74HC32 74HC283、74HC04、74HC86、74HC74、74HC76、74HC90、74HC194 555定时器、74HC161。

1．74HC00(四二输入与非门)74HC00引脚图74HC00真值表2．74HC01(四二输入与非门，OC输出)74HC01引脚图74HC01真值表3．74HC125（四三态门）74HC125引脚图74HC125真值表4．74HC138(3-8译码器)74HC138引脚图74HC138真值表5．74HC20（双4输入与非门）74HC20引脚图74HC20真值表6．74HC153(双四选一数据选择器)74HC153引脚图74HC153真值表7．74HC32(四2输入端或门)74HC32引脚图74HC32真值表8．74HC283(4位二进制全加器)74HC283引脚图74HC283真值表9．74HC04(六位反相器)74HC04引脚图74HC04真值表10．74HC86(四2输入端异或门)74HC86引脚图74HC86真值表11．74HC74(双上升沿D型触发器)74HC74引脚图74HC74真值表12．74HC76(双j-k触发器)74HC76引脚图74HC76真值表13．74HC90(二/五分频十进制计数器)74HC90引脚图74HC90真值表14．74HC194(4位并入/串入-并出/串出移位寄存)74HC194引脚图74HC194真值表15．555定时器555引脚图16.74ls4717. 74hc161。

74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析

74LS74 内部结构引脚图管脚逻辑图（双 D 触发器）、原理图和真值表以及波形图分析下面介绍一下74ls74 ，74ls74 内部结构，74ls74 引脚图，74ls74 管脚图，74ls74 逻辑图。

在TTL 电路中，比较典型的 d 触发器电路有74ls74 。

74ls74 是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发 d 触发器电路。

（图点击，或下载后可放大）（图点击，或下载后可放大）原理图和真值表以及波形图分析边沿 D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿 D 触发器也称为维持- 阻塞边沿 D 触发器。

电路结构: 该触发器由 6 个与非门组成，其中G1 和G2 构成基本RS 触发器。

工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD =0 且RD=1 时,不论输入端 D 为何种状态，都会使Q=1 ，Q=0 ，即触发器置 1 ；当SD=1 且RD=0 时，触发器的状态为0,SD 和RD 通常又称为直接置 1 和置0 端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1. CP=0 时，与非门G3 和G4 封锁，其输出Q3=Q4=1 ，触发器的状态不变。

同时，由于Q3 至Q5 和Q4 至Q6 的反馈信号将这两个门打开，因此可接收输入信号 D ，Q5=D ，Q6=Q5=D 。

2. 当CP由0变1时触发器翻转。

这时G3 和G4 打开，它们的输入Q3 和Q4 的状态由G5 和G6 的输出状态决定。

Q3=Q5=D ，Q4=Q6=D 。

由基本RS 触发器的逻辑功能可知，Q =D 。

3. 触发器翻转后，在CP=1 时输入信号被封锁。

74hc595真值表

74HC595 是一款漏极开路输出的CMOS 移位寄存器，输出端口为可控的三态输出端，亦能串行输出控制下一级级联芯片。

特点：高速移位时钟频率Fmax>25MHz标准串行（SPI）接口CMOS 串行输出，可用于多个设备的级联低功耗：TA =25℃时，Icc=4μA（MAX）引脚功能表：管脚编号管脚名管脚定义功能1、2、3、4、QA—QH三态输出管脚5、6、7、158GND电源地9SQH串行数据输出管脚10SCLR移位寄存器清零端11SCK数据输入时钟线12RCK输出存储器锁存时钟线13OE输出使能14SI数据线15VCC电源端图1 74HC595引脚图图2 74HC595逻辑图真值表：输入管脚输出管脚 SISCK SC LR RC K OE XX X X H QA —QH 输出高阻 XX X X L QA —QH 输出有效值 XX L X X 移位寄存器清零 L上沿 H X X 移位寄存器存储L H上沿 H X X 移位寄存器存储H X下沿 H X X 移位寄存器状态保持 X X X 上沿X 输出存储器锁存移位寄存器中的状态值 X X X 下沿 X输出存储器状态保持Absolute Maximum Ratings 绝对最大额定值参数数值 Supply Voltage 电源电压(VCC)−0.5 to +7.0V DC Input Voltage 直流输入电压(VIN)−1.5 to VCC +1.5V DC Output Voltage 直流输出电压(VOUT)−0.5 to VCC +0.5V Clamp Diode Current 钳位二极管电流(IIK, IOK)±20mA DC Output Current 直流输出电流，每个引脚（输出）±35mA DC VCC or GND Current,per pin(ICC)±70mA Storage Temperature Range 储存温度范围(TSTG)−65℃ to +150℃Power Dissipation 功耗(PD)(Note 3)600mW S.O. Package only 500mWLead Temperature (TL) (Soldering10 seconds)260℃Recommended Operating Conditions建议操作条件参数最小最大单位Supply Voltage电源电压(VCC)26v DC Input or Output Voltage(VIN, VOUT)输入输出电压0VCC V Operating Temperature Range工作温度范围(TA)−40+85℃Input Rise or Fall Times 输入上升或下降时间(tr,tf) VCC = 2.0V-1000ns VCC = 4.5V-500ns VCC = 6.0V-400ns DC SPECIFICATIONS直流电气规格Symbo l 符号Parameter 参数Conditions 条件VCCTA=25℃TA=−40to85℃TA=−55to125℃UNIT 单位典型Guaranteed Limits保证界限VI H Minimum HighLevel InputVoltage最大高电平输入电压-2.0V- 1.5 1.5 1.5V4.5V- 3.15 3.15 3.156.0V- 4.2 4.2 4.2VI L Maximum LOWLevel InputVoltage最大低电平输入电压-2.0V-0.50.50.5V4.5V- 1.35 1.35 1.356.0V- 1.8 1.8 1.8VO H Minimum HIGHLevel OutputVoltage最大高电平输出电压VIN=VIHorVIL|IOUT|≤20μA2.0V2.1.9 1.9 1.9V4.5V4.54.4 4.4 4.46.0V6.5.9 5.9 5.9Q'H VIN = VIH or VILV |IOUT|≤4.0mA4.5V4.23.98 3.84 3.7|IOUT|≤5.2mA6.0V5.25.48 5.34 5.2QA thru QH VIN = VIH or VILV |IOUT|≤6.0mA4.5V4.23.98 3.84 3.7IOUT| ≤7.8mA6.0V5.75.48 5.34 5.2VO L Maximum LOWLevel OutputVoltage最大低电平输出电压VIN=VIHorVIL|IOUT|≤ 20μA2.0V00.10.10.1V4.5V00.10.10.16.0V00.10.10.1Q'HVIN = VIH or VILV|IOUT| ≤4mA4.5V.20.260.330.4|IOUT|≤5.2mA6.0V.20.260.330.4QA thru QHVIN = VIH or VILV|IOUT|≤6.0mA4.5V.20.260.330.4|IOUT|≤7.8mA6.0V.20.260.330.4IIN Maximum InputCurrent最大输入电VIN=VCCor GND6.0V-±0.1±1.0±1.0μA流IO Z Maximum 3-STATEOutput Leakage最大3态输出泄漏电流VOUT =VCC orGND G =VIH6.0V-±0.5±5.0±10μAIC C MaximumQuiescent SupplyCurrent电源电流VIN=VCCor GNDIOUT = 0μA6.0V-8.080160μA交流电气特性：Symbol 符号Parameter 参数Conditions 条件典型GuaranteedLimitUNIT单位fMax最高工作频率-530MHztPHL, tPLH Maximum Propagation Delay,最大传输延迟SCK toQ’ HCL = 45pF1220nstPHL, tPLH Maximum Propagation Delay, 最大传输延迟RCK toQA thru QHCL = 45pF1830nstPZH , tPZL Maximum Output Enable Time from G to QA thruQH 最大输出启用时间G to QA thru QHRL=1kΩCL=45pF1728nstPHZ , tPLZ Maximum Output Disable Time from G to QA thruQH最大输出禁用时间G to QA thru QHRL=1kΩCL=5pF1525nstS Minimum Setup Time from SER to SCK--20ns tS Minimum Setup Time from SCLR to SCK--20ns tS Minimum Setup Time from SCK to RCK--40ns tH Minimum Hold Time from SER to SCK--0ns tW Minimum Pulse Width of SCK or RCK--16ns 交流电气特性：（续）Sy m Parameter 参数Conditions 条件VCTA =25℃TA =−40TA =−55 toUNbo l 符号C to85℃125℃IT单位典型Guaranteed Limits 保证界限fM ax Maximum OperatingFrequency最高工作频率CL = 50 pF2.V16 4.8 4.0MHz4.5V453024206.V5352824tPHL , tPL H Maximum PropagationDelay from SCK to Q’ H最大传输延迟传播延迟CK to QCL = 50 pF2.V58210265315nsCL = 150pF2.V83294367441CL = 50 pF4.5V14425363CL = 150pF4.5V17587488CL = 50 pF6.V1364554CL = 150pF6.V14506376tP HL , tPL Maximum PropagationDelay from RCK to QA thruQHCK to QCK to Q最大传输延迟RCK to QA thru QHCKCL = 50 pF2.V7175220265nsCL = 150 2.1245306368H to QCK to Q pF0V 0 5CL = 50 pF 4.5V21354453CL = 150 pF 4.5V28496174CL = 50 pF 6.V18303745CL = 150 pF 6.V26425363tPHL , tPL H Maximum PropagationDelay from SCLR to Q’H最大传输延迟to Q’ H-2.V-175221261ns4.5V-3544526.V-303744tPZH , tP ZL Maximum Output Enablefrom G to QA thru QH最大输出启用RL=1kΩCL=50pF2.V75175220265nsRL=1kΩCL=150pF2.V1245306368CL= 50pF4.5V15354453CL =150pF4.5V2496174CL = 50 pF 6.V13303745CL = 150 pF 6.V17425363CP D Power DissipationCapacitance,OutputsEnabled (Note 6)功耗电容G = VCC-9---pFG = GND15---CI N Maximum InputCapacitance最大输入电容--5101010pFCO UT Maximum Output最大输出电容--15202020pF。

74ls138管脚图及功能真值表

74ls138引脚图74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。

当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时，输出为高电平（S＝1），译码器处于工作状态。

否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。

这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。

【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。

74ls148管脚图引脚功能表真值表逻

74ls148管脚图引脚功能表真值表逻
有些单片机控制系统和数字电路中，无法对几个按钮的同时响应做出反映，如电梯控制系统在这种情况下就出出现错误，这是绝对不允许的。

于是就出现了74ls148优先编码器，先说一下他的基本原理.他允许同时输入两个以上编码信号。

不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。

〈74ls148管脚功能〉〈74ls148引脚图〉
74ls148优先编码器管脚功能介绍:为16脚的集成芯片，电源是VCC(16) GND(8), I0—I7为输入信号，A2,A1,A0为三位二进制编码输出信号，IE是使能输入端，OE是使能输出端，GS为片优先编码输出端。

〈74ls148逻辑图〉〈74ls148逻辑表达式〉
使能端OE(芯片是否启用)的逻辑方程：
<74ls148真值表>
由74ls148真值表可列输出逻辑方程为：
A2 = (I4+I5+I6+I7)IE
A1 = (I2I4I5+I3I4I5+I6+7)·IE
A0 = (I1I2I4I6+I3I4I6+I5I6+I7)·IE
用两个74ls148优先编码器芯片扩展为十六线-四线优先编码器的电路连线图。

74HC138应用-讲得真的很清楚、很明白。

74HC138资料及应用一、74HC138管脚图E3、E2、E1是使能输入端，E1和E2低电平有效，E3高电平有效。

A0、A1和A3是控制输入端，由他们的组合决定Y的输出。

Y0——Y7是输出端，输出低电74HC138图平，同一时刻八个Y之中只有一个输出有效。

二、真值表三、引脚接法及应用举例（一）74HC138连接图（1）接法如上图中所示，一般1.E3 接电源、E2、E1接地；2.管脚A、B、C接单片机P口的控制信号；3.Y0——Y7接输出对象。

（2）应用举例上图中，输入管脚A、B、C分别由P1.0、P1.1、P1.2信号控制，Y0——Y7输出做其他芯片的片选信号。

根据真值表，当P1.0=0、P1.1=0 、P1.2=0时，Y0=0，CS1=0，选通62256芯片；同理，当P1.0=1、P1.1=0 、P1.2=0时，Y1=0，CS2=0，选通DS12887芯片。

其他依次类推。

（二）E3 接高、E2、E1接地。

一个简易程序：138译码器实验控制跑马灯#include <reg51.h>sbit HC138A = P2^2; //定义译码器输入端A 在P2.2 管脚上sbit HC138B = P2^3; //定义译码器输入端B 在P2.3 管脚上sbit HC138C = P2^4; //定义译码器输入端C 在P2.4 管脚上void delay(unsigned int i){unsigned char j;for(i; i > 0; i--)for(j = 255; j > 0; j--);}main(){// 点亮第一个LED灯HC138C = 0; HC138B = 0; HC138A = 0; delay(1500); //延时// 点亮第二个LED灯HC138C = 0; HC138B = 0; HC138A = 1; delay(1500); //延时// 点亮第三个LED灯HC138C = 0; HC138B = 1; HC138A = 0; delay(1500);// 点亮第四个LED灯HC138C = 0; HC138B = 1; HC138A = 1; delay(2000);// 点亮第五个LED灯HC138C = 1; HC138B = 0; HC138A = 0; delay(1500);// 点亮第六个LED灯HC138C = 1; HC138B = 0; HC138A = 1; delay(1500);HC138C = 1; HC138B = 1; HC138A = 0; delay(1500);HC138C = 1; HC138B = 1; HC138A = 1; delay(1500);}。