四位二进制加法器课程设计报告.
四位二进制加法器的设计[1]
![四位二进制加法器的设计[1]](https://img.taocdn.com/s3/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
四位二进制全加器设计
四位二进制全加器设计(总3页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除组合逻辑电路课程设计题目：用74ls283构成四位二进制全加/减器一、设计思路74ls283为四位加法器，而如果希望进行减法运算，则需要将其转化为加法，而之前学到，二进制运算，一个数减去另一个数，即等于加上其补码。
于是得到如下公式，A-B=A+(-B)=A+B’+1。
将其全部视为加法运算，即一个数加上一个正数或者一个负数，这个数为加数B。
那么，需要将加数增添一位符号位，以区分正负。
因为74ls283芯片的引脚为低位向正在运算的数的进位，所以可以将其作为加数的符号位。
当其为正数时，输入为0，即计算A+B。
而当加数为负数时候，使其输入为1，并将B取反，再加上进位1，正好与公式相符。
根据以上原理，应用输入作为符号位，进行4位被加（减）数与5位加（减）数的加法运算。
设A3-A0为被加（减）数，B3-B0为加（减）数，M0为符号位。
当M0为0时表示正数，为1时表示负数。
而当B为负数需要取反时，刚好可以利用异或门的特性来进行，即1异或B等于B’，0异或B等于B即将B的各个数位和M0通过异或门相连，即可以做到负数取反。
二、电路图如图，输入输出ABC都用LED来指示二进制的数值，开关S2控制A的数值，S1控制B的数值以及符号位。
BX1指示灯指示的是输入B经过异或门作用后的电平。
三、由于此电路进行的是加法运算，两个加数一共2的9次方中组合，所以真值表又多又显而易见，此处将不给出。
四、举例演示：（1）5+6=11如图拨动开关，A=5，B=6，可见C为11的二进制表示1011。
（2）7-3=4如图，将M0置为1以表示负数。
BX1表示的是3的反码，在74283中进行了加1的运算即变成了补码，输出结果为0100（2）=4（10）（3）1000+1000=10000由于输出只有四位，而1000+1000会产生进位。
组合逻辑课程设计4位二进制全加器全减器原创
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
...
.
..
..
位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
1 0 0100 11011000
1 0 0101 00011010
1 0 0001 10011100
1 0 0001 10111110
1 0 1010 01000111
1 0 1010 01101001
1 0 0010 01000011
1 0 0010 01100101
... ... ... ... ... ... ... ... ... ... ... ... ... ...
4位二进制加法器课程设计
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
四位二进制加法器 课程设计报告
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
4位二进制加法器
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
4位二进制加法器实验报告
4 位二进制加法器实验报告一、实验名称：4 位二进制加法器设计实验二、实验目的：1.进一步熟悉QuartusII 软件使用方法。
2.进一步掌握的VerilogHDL 语言描述和原理图描述的方法。
3.进一步掌握4 位二进制加法器的设计方法。
三、设计思想：用串行进位方式构成的 4 位二进制加法器如图：4 位串行进位二进制加法器是以一位二进制全加器为基础，如图，将四个一位二进制全加器串接构成一个4 位二进制加法器。
4 位二进制加法器可对两个4 位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
可以采用原理图的描述方法和VerilogHDL 语言描述方法。
四、实验内容：1.通过VerilogHDL 语言描述4 位二进制加法器的功能。
2.通过原理图方式描述4 位二进制加法器的功能。
3.通过波形仿真验证描述4 位二进制加法器的功能。
五、实验流程：1.采用VerilogHDL 语言描述实现4 位二进制加法器：(1).首先用VerilogHDL 语言编写二进制半加器：module halfadd(s,c,a,b);input a,b;output s,c;xor(s,a,b);and(c,a,b);endmodule按周期输入波形(2).再编写一位二进制全加器：module fulladd (s,co,a,b,cl); inputa,b,cl;output s,co;wire s1,d1,d2;halfadd ha1 (s1,d1,a,b); halfadd ha2 (s,d2,s1,cl);or g1(co,d2,d1);Endmodule按周期输入波形(2).之后编写4 位二进制加法器：module bitadd (s,c3,a,b,t1);input [3:0]a,b;input t1;output [3:0]s;output c3;wire c0,c1,c2;fulladd fa0(s[0],c0,a[0],b[0],t1);fulladd fa1(s[1],c1,a[1],b[1],c0);fulladd fa2(s[2],c2,a[2],b[2],c1);fulladd fa3(s[3],c3,a[3],b[3],c2);endmodule2.按照4 位二进制加法器的工作原理可以绘制成如下原理图：3.功能仿真波形及说明：(1).按周期输入波形：由此波形图可以分析：例如0001+0001=0010、0100+0100=1000、0110+0110=1100…对于所有的两个四位二进制相加，结果正确。
4位二进制并行加法器的设计
实验一4位二进制并行加法器的设计1.实验目的：（1）学习使用Quartus II软件的基本用法（2）了解和掌握VHDL语言的语法规则和编程方法及基本流程（3）了解VHDL语言的基本结构2.实验内容用VHDL语言设计一4位二进制并行加法器。
参考设计思路：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
3.实验要求（1）编写VHDL程序（2）记录系统仿真，画出时序图（3）记录实验过程中遇到的问题及解决办法4.程序设计5.生成RTL电路图6.仿真波形7.实验心得本周的实验是我学习该门课程进行的第一次实验，在实验过程中遇到了很多问题，比如：对Quartus II软件不熟悉，而且全是英文状态，不会使用软件的功能；编写程序时，多次报错，各种各样报错；编写程序完成后，成功编译了，但不会对仿真赋值等。
最后，我通过反复观看老师发的实验操作案例，并通过百度搜索相关的操作流程，翻阅教科书查找相关的解决方案。
第一次实验难免会遇到困难，最后经过我的不懈努力，终于把问题解决了，实验也很成功。
EDA技术与FPGA应用设计实验报告--4位二进制加法计数器
本科实验报告课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器实验地点：跨越机房专业班级：学号：学生姓名：指导教师：2012年6 月20 日一、实验目的：1．学习时序电路的VHDL描述方法。
2．掌握时序进程中同步、异步控制信号的设计。
3．熟悉EDA的仿真分析和硬件测试技术。
二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。
三、实验内容：1．编写4位二进制加法计数器的VHDL程序。
2．在ispDesignEXPERT System上对编码器进行仿真。
3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
四、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT4B ISPORT(CLK:IN STD_LOGIC；RST:IN STG_LOGIC;ENA:IN STD_LOGIC;OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK,RST,ENA)BEGINIF RST=’1’THEN CQI<=”0000”;ELSIF CLK’EVENT AND CLK=’1’THENIF ENA= ’1’THEN CQI<=CQI+1;ENG IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT<= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHAV;五、仿真结果：1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。
四位二进制加法器课程分析研究报告[1]
![四位二进制加法器课程分析研究报告[1]](https://img.taocdn.com/s3/m/b8af154a2cc58bd63086bd50.png)
四位二进制加法器课程分析研究报告[1]————————————————————————————————作者：————————————————————————————————日期：课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。
本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。
信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。
总体论证方案与选择设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。
本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。
加法器选择全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。
1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
四位二进制加法器长安大学电工课设
《电工与电子技术基础》课程设计报告题目四位二进制加法器学院（部）汽车学院专业车辆工程班级2011220102学生姓名王理洁学号2011220102346 月24 日至6 月28 日共1 周四位二进制加法器一．主要技术指标和要求：（1）四位二进制加数与被加数输入；（2）二位数码管显示。
二．摘要本设计通过逻辑开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加；然后将输出结果的∑4,∑3,∑2和向高位的进位位C4输入SN74185A将输出结果与∑1组合在一起形成8位8421BCD码；再将该信号的低四位和高四位分别输入一片74LS247型的七段显示译码器译码；最后用两个BS204数码管进行二位显示。
另外还提出了另一种方案，即将加法器输出的∑4,∑3,∑2，∑1和C4直接输入SN74185A进行译码，但是这种方法得到的是5421BCD码，还需进一步处理才能适合显示的需要。
三．总体设计方案论证及选择四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，要将这个二进制的结果转换成8421BCD码，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
本设计的关键在于将二进制结果转换成8421BCD码的译码器的选用（设计），我小组共提出了两种方案具体如下：方案一：将加法器输出结果∑2,∑3,∑4和向高位的进位位C1由低到高输入SN74185A，再将输出的信号与∑1组成8位8421BCD码。
电路图如下：图1 译码器方案一电路图方案二：将输出信号∑1,∑2,∑3,∑4和向高位的进位位C4直接输入SN74185A进行转换。
4位二进制数加法器实验
《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院系：电子信息与通信学院专业班级：电信1401班姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。
然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。
三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图1为全加器的方框图。
图2全加器原理图。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表1中所列。
表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。
2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。
3.对设计项目进行时序仿真，记录仿真波形图。
4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。
即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。
5.重新编译电路，并下载到FPGA器件中。
改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。
四位二进制加法计数器设计报告
四位二进制加法计数器设计报告一、计数器简介计数器是最常用的时序电路之一，可用来计数、分频、定时、产生节拍脉冲以及其他时序信号。
计数器分类有很多，按触发器动作可分为同步计数器和异步计数器；按计数数值增减可分为加计数器、减计数器和可逆计数器；按编码可分为二进制计数器、BCD码计数器、循环码计数器。
本次设计的是四位异步二进制加法计数器。
二、设计构思四位异步二进制计数器逻辑图如上，它由4个T触发器组成。
计数脉冲CP加至时钟脉冲输入端，每输入一个计数脉冲，U1将翻转一次。
U2、U3和U4都以前级触发器的/Q端输出作为触发信号，当Q0端由1变成0时，即/Q0由0变成1时,U1翻转,其余类推。
/R端是用来清零端,只能全部置0,/S端是用来置1端,只能全部置1。
三、实现构思并用Workveiw仿真1、T触发器的实现本次设计是通过D触发器来构成T触发器，即将D触发器的/Q 端与D端相连即可，下面是D触发器的设计与仿真以及元件模块的制作：a 、D 触发器的逻辑图如下图,引脚/SD 可以直接置1,而引脚/RD 可以直接置0,时钟触发端为CP,有正反两个输出端Q 与/Q,这种触发器在工作中具有维持、阻塞特性，所以称之为维持阻塞触发器。
b 、下面进行D 触发器电路仿真，根据仿真波形可知该D 触发器满足特性表 n Q D1n +Q n Q D 1n +Q 0 00 1 0 0 0 11 1 11仿真截图如下：c、D触发器元件制作截图2、四位二进制异步加法计数器的实现首先是将每个D触发器的/Q端与D端相连，构成T触发器，然后按照先前的构思连接电路，加法计数器的计数脉冲输入端为CP，全部清0端为/R，全部置1端为/S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。
其电路截图如下:下面进行计数器的逻辑仿真，CP输入单位时间脉冲，/R在第一个时钟脉冲置0，其余以后的时钟周期都置1，/S在所有的时钟周期内都置1，然后，进行逻辑仿真。
4位数加法器设计报告
4位数加法器设计报告
设计报告：4位数加法器
1.简介：
2.设计原理：
3.设计步骤：
步骤一：确定输入和输出
步骤二：设计全加器
全加器是4位数加法器的基本单元，它负责进行两个二进制数位的加法运算，并生成相应的和与进位输出。
全加器的输入包括两个二进制数位（A和B）和一个进位信号（Cin），输出是一个和位（S）和一个进位输出（Cout）。
步骤三：连接四个全加器
使用四个全加器将输入的两个4位二进制数逐位相加，将进位信号连接到下一级全加器的进位输入，结果和输出为4位二进制数。
步骤四：设计加法器的控制逻辑
控制逻辑用于判断在每个时钟周期中是否需要进行进位。
当两个输入数的相应位以及前一位的进位信号都为1时，才会产生进位输出。
步骤五：测试和调试
对设计的4位数加法器进行仿真测试，并使用实际电子元件进行搭建和调试。
4.设计要点：
-全加器的设计要考虑进位信号的传播和延迟。
-用适当的逻辑门和触发器将四个全加器连接在一起。
-控制逻辑的设计要注意时序和状态转换。
5.设计优化：
-使用快速加法器设计，减小进位传播延迟。
-采用并行加法器设计，在多个位上同时进行加法运算，提高运算速度。
-加入流水线设计，将加法运算划分为多个阶段，提高运算频率。
6.结论：
4位数加法器是一种常见的数字逻辑电路，用于对两个4位二进制数进行加法运算。
它的设计原理简单直观，涉及到全加器、控制逻辑和进位传播等方面的内容。
通过合理的设计和优化，可以实现高效的4位数加法器。
同时，我们也可以考虑在此基础上进行更高位数的加法器设计，以满足不同的需求。
四位二进制加法计数器课程设计
图3-6芯片型号选择
（5）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
2.求时钟方程、状态方程
（1）求时钟方程
采用同步方案，故取CP0=CP1=CP2=CP3=CP
CP是整个要设计的时序电路的输入时钟脉冲
（2）求状态方程
由图2所示状态转换图可直接画出如图3-20所示的电路次Q3n+1Q2n+1Q1n+1Q0n+1的卡诺图，再分解开便可以得到如图3-21所示的各触发器的卡诺图。
end zs_2;
ARCHITECTURE Behavioral OF zs_2 IS
SIGNAL
count:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(cp,r)
BEGIN
if r='0'then count<="0000";
elsiF cp'EVENT AND cp='1'THEN
（3）在Multisim环境中仿真实现四位二进制加计数器(缺0010 0011 1101
1110)的建立，并通过虚拟仪器验证其正确性。
二课设题目实现框图
在本课程设计中，四位二进制加计数用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了0010 0011 1101 1110四个状态，这在状态转换图中可以清晰地显示出来。
图3-11存盘
电子设计(EDA)实验报告(4位二进制加法器)
电子设计（EDA）实验报告（4位二进制加法器）一、实验名称4位二进制加法器二、实验目的掌握输入编辑原理图文件的方法；掌握编译原理图文件的方法；掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法三、实验环境计算机与Quartus 2 工具软件四、实验原理图、源程序entity halfadd isport(a1,b1:in bit;s1,c1:out bit);end ;architecture a of halfadd isbeginprocess(a1,b1)begins1<=a1 xor b1 after 10ns;c1<=a1 and b1 after 10ns;end process;end a;entity orgate isport(a,b:in bit;o:out bit);end orgate;architecture a of orgate isbegino<=a or b;end a;entity fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end ;architecture a of fulladd issignal temp_s,temp_c1,temp_c2:bit; component halfaddport(a1,b1:in bit;s1,c1:out bit);end component;component orgate port(a,b:in bit;o:out bit);end component;beginu0:halfadd port map(i1,i2,temp_s,temp_c1);u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a;entity add4 isport(a,b:in bit_vector(3 downto 0);cin:in bit;fs:out bit_vector(3 downto 0);cout:out bit);end add4;architecture a of add4 issignal temp_co0,temp_co1,temp_co2:bit; component fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end component;beginu0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0);u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1);u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2);u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout);end a;五、实验波形图及分析延迟12.08ns。
EDA实验报告——四位二进制加法器的设计
(2)部分真值表: (2)部分真值表: 部分真值表
四位加法器部分真值表(括号内的是十六进制) :
输 入 C4 A43 A42 A41 A40 B43 0 1111(F) 1 0000(0) 0 0010(2) 1 0100(4) 0 0110(6) 1 1000(8) 0 1010(A) 1 1100(C) 输 出 B42 B41 B40 S43 S42 S41 S40 CO4 1111(F) 1110(E) 1 0000(0) 0001(1) 0 0010(2) 0010(4) 0 0100(4) 1001(9) 0 0110(6) 1100(C) 0 1000(8) 0001(1) 1 1010(A) 0010(4) 1 1100(C) 1001(9) 1
1 1 1 0 0 1 1 0 0 1 0 0 1 1
3
�
(附页) 附页)
设计一个四位二进制加法器
(1)实验程序: (1)实验程序: 实验程序
LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity siweijiafaqi is port( C4: in std_logic; A4: in std_logic_vector(3 downto 0); B4: in std_logic_vector(3 downto 0); S4: out std_logic_vector(3 downto 0); CO4:out std_logic); end entity siweijiafaqi; architecture art of siweijiafaqi is signal S5 :std_logic_vector(4 downto 0); signal A5,B5:std_logic_vector(4 downto 0); begin A5<='0' & A4; B5<='0' & B4; S5<=A5+B5+C4; S4<=S5(3 downto 0); CO4<=S5(4); end archi3)实验仿真结果: (3)实验仿真结果: 实验仿真结果
四位二进制加法器课程设计报告书
长安大学电工与电子技术课程设计四位二进制加法器专业 __ 车辆工程__班级姓名指导教师李民日期 _2012.6.11~15__目录一、评语 (2)二、题目名称 (2)三、技术要求 (4)四、摘要及前言 (4)五、总体设计方案的论证及选择 (4)1、加法器的选取 (4)2、译码器的选取 (4)3、数码管的选取 (5)六、设计方案的原理，总体电路图 (5)1、总体原理图 (5)2、总体接线图 (6)七、单元电路设计，主要元器件选择与电路参数计算 (6)1、数据开关设计 (6)2、加法器设计 (7)3、译码器设计 (8)4、数码管设计 (11)八、元器件清单 (12)九、收获与体会 (12)十、参考文献 (13)十一、鸣谢 (13)十二、附录 (13)一、题目名称四位二进制加法器二.技术要求1.四位二进制加数与被加数输入2.二位数码管显示三、前言及摘要四位二进制加法器的设计包括：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和通过译码器显示在数码管上。
二进制数的输入可以通过数据开关实现，用加法器可以进行二进制数的加法运算。
两个四位二进制数相加后的和在十进制数的0~30内，其中产生的进位和对十进制数十位的判断和显示是重点和难点，这需要通过译码器来实现。
对数据译码后即可用合适的数码管与译码器相连，显示数据。
四、总体设计方案的论证及元件选择1、加法器的选择在数字系统中，经常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路时加法器。
加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。
加法器有两种基本类型：半加器和全加器。
半加器是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
全加器是实现两个一位二进制数及低位来的进位数相加，求得和数及向高位进位的逻辑电路。
根据加法器的工作速度选取超前进位加法器。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告引言：在现代科技高速发展的时代，计算机已经成为人们生活中不可或缺的一部分。
而计算机的核心部件之一就是加法器。
加法器是计算机中用于实现加法运算的电子电路，其功能是将两个二进制数相加并输出结果。
本实验旨在通过搭建四位加法器电路，深入了解加法器的工作原理和实现方式。
一、实验目的通过本实验，我们的目的是掌握四位加法器的原理和工作方式，了解二进制数的加法运算规则，并通过实际搭建电路进行验证。
二、实验材料1. 电路板2. 电子元件：电阻、电容、晶体管等3. 电源线、导线4. 示波器、万用表等实验仪器三、实验步骤1. 搭建四位加法器电路根据实验原理，我们需要使用多个晶体管、电阻和电容等元件来搭建四位加法器电路。
首先，将电路板连接好电源线和导线，并按照电路图的要求依次连接各个元件。
确保连接正确无误后，进行下一步操作。
2. 进行加法运算在搭建好四位加法器电路后，我们可以通过输入两个二进制数并观察输出结果来进行加法运算。
将需要相加的两个二进制数输入到电路中，然后观察输出端的显示结果。
通过比对输入和输出的二进制数，可以验证加法器电路的正确性。
3. 测试电路的稳定性和可靠性在进行加法运算的过程中，我们还需要测试电路的稳定性和可靠性。
通过不断输入不同的二进制数并观察输出结果，可以检验电路在不同情况下的工作状况。
同时，还可以通过示波器等实验仪器对电路的波形进行观察和分析，进一步验证电路的性能。
四、实验结果与分析通过实验，我们成功地搭建了四位加法器电路，并进行了加法运算测试。
实验结果显示，电路能够正确地将输入的二进制数相加，并输出相应的结果。
同时，在测试电路的稳定性和可靠性时，电路表现出了较好的工作状态，波形稳定且无明显干扰。
五、实验总结通过本次实验，我们深入了解了四位加法器的工作原理和实现方式，并通过实际搭建电路进行了验证。
实验结果表明，四位加法器电路能够准确地进行二进制数的加法运算，并具备较好的稳定性和可靠性。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成8位BCD码，其中4位表示这个5位二进制数对应十进制数的十位，另4位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS248，故本课题设计重点就在译码器Ⅰ。
2、系统框图3、工作原理当输入4位二进制加数与被加数时，二进制加法器（）开始工作，和数最多产生5位二进制数，将该和数输入译码器Ⅰ，得到8位BCD码。
其中低4位表示这个5位二进制数对应十进制数的个位，高4位表示该5位二进制数对应十进制的十位。
分别将这两个4位BCD码输入译码器Ⅱ（），由译码器Ⅱ进行译码，为数码管显示做好准备，并为数码管提供驱动。
最终实现4位二进制数的加法，并将结果用二位数码管显示。
第二章单元电路设计及分析1、加法器的选择加法器有两种分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位假发完成送来进位时才能进行。
他虽然电路简单但是运算较慢，而且位数越多运行速度越慢T692就是这种。
超进位加法器由逻辑电路根据输入信号同时形成各位向高位进位。
使各位的进位直接由加数和被加数来决定，而不需要依赖低位进位，这就省去了进位信号逐级传送的时间，因为这个有点所以我们选取这种加法器！为使设计简单所以选取74LS283型加法器。
(1)半加器所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。
(2)全加器当多位数相加时，半加器可用于最低位求和，并给出进位数。
第二位的相加有两个待加数Ai 和Bi，还有一个来自前面低位送来的进位数Ci-1。
这三个数相加，得出本位和数（全加和数）Si和进位数Ci。
这种就是“全加”。
表2就是全加器的逻辑状态表。
由表21)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
图2.4四位串行进位并行加法器2)超前进位加法器为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。
优点：与串行进位加法器相比，尤其是在位数较多的情况下，超前进位加法器的延迟时间大大缩短了。
缺点：电路比较复杂。
以下是超前进位加法器的工作原理：设定四位输入数据为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入C0，四位输出S4,S3,S2,S1和一位进位C4输出。
根据超前进位产生电路的形成条件可得出，只要满足以下两条件中的任一个，就可形成进位C1，（1）A1，B1均为1；（2）A1，B1任一一个为1，且进位C0为1。
由此可得：C1=A1B1+（A1+B1）C0只要满足下述条件中的任一个即可形成C2，（1）A2,B2均为1；（2）A2,B2任一一个为1，且A1,B1均为1；（3）A2,B2任一一个为1，同时且A1,B1任意一个为1，且C0为1 由此可得：C2=A2B2+（A2+B2）A1B1+（A2+B2）（A1+B1）C0同理可得到C3，C4的表达式：C3=A3B3+(A3+B3)A2B2+(A3+B3)(A2+B2)A1B1+(A3+B3)(A2+B2)(A1+B1)C0C4=A4B4+(A4+B4)A3B3+(A4+B4)(A3+B3)A2B2+(A4+B4)(A3+B3)(A2+B2)A1B1+(A4+B4)(A3+B3)( A2+B2)(A1+B1)C0引入进位传递函数Pi和进位产生函数Gi.其定义如下:Pi=Xi+Yi.Gi=XiYiPi的意义是:当Xi,Yi中有一个为1时,若有进位输入,则本位向高位传送此进位,这个进位可看成是低位进位越过本位直接向高位传递的.Gi的意义是:当Xi,Yi均为1时,不管有无进位输入,本位定会产生向高位产生的进位。
将Pi,Gi代入C1~C4式,便可得:C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0由以上分析可得出在输入项为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入C0时,各个输出项S4,S3,S2,S1和进位输出C4分别为:S4=A4○+B4○+C4S3=A3○+B3○+C3S2=A2○+B2○+C2S1=A1○+B1○+C1C4=G4+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0在本方案中，虽然只要求4位二进制数相加，但是考虑到方便以后拓展，我们选择超前进位加法器(74LS283N)。
四位二进制超前进位加法器74LS283：图3.6 74LS283逻辑符号如上图3.6所示：A1～A4、B1～B4分别为四位加数与被加数的输入端；SUM1～SUM4为四位和数输出端；C4为向高位输送进位的输出端；CO为最低进位输入端。
A3 A2 A1 A0 B3 B2 B1 B0 C1 S4 S3 S2 S10 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 00 0 0 00 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 00 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 74LS283真值表2、译码器Ⅰ的选择二进制－BCD代码转换器（74LS185）可以方便地将二进制码转化位BCD码，但是由于multisim 的元件库中缺少74LS185,考虑到以后的仿真需要，便需要考虑到74LS185的替换。
下面列出译码器1的逻辑状态表。
十进制数输入输出C4S4S3S2S1Y4Y3Y2Y1X4X3X2X10 0 0 0 0 0 0 0 0 0 0 0 0 0十进制数输入输出C4S4S3S2S1Y4Y3Y2Y1X4X3X2X11 0 0 0 0 1 0 0 0 0 0 0 0 12 0 0 0 1 0 0 0 0 0 0 0 1 03 0 0 0 1 1 0 0 0 0 0 0 1 14 0 0 1 0 0 0 0 0 0 0 1 0 05 0 0 1 0 1 0 0 0 0 0 1 0 16 0 0 1 1 0 0 0 0 0 0 1 1 07 0 0 1 1 1 0 0 0 0 0 1 1 18 0 1 0 0 0 0 0 0 0 1 0 0 09 0 1 0 0 1 0 0 0 0 1 0 0 110 0 1 0 1 0 0 0 0 1 0 0 0 011 0 1 0 1 1 0 0 0 1 0 0 0 112 0 1 1 0 0 0 0 0 1 0 0 1 013 0 1 1 0 1 0 0 0 1 0 0 1 114 0 1 1 1 0 0 0 0 1 0 1 0 015 0 1 1 1 1 0 0 0 1 0 1 0 116 1 0 0 0 0 0 0 0 1 0 1 1 017 1 0 0 0 1 0 0 0 1 0 1 1 1十进制数输入输出C4S4S3S2S1Y4Y3Y2Y1X4X3X2X118 1 0 0 1 0 0 0 0 1 1 0 0 019 1 0 0 1 1 0 0 0 1 1 0 0 1由逻辑状态表写出逻辑状态式：Y4=0Y3=0Y2=0Y1=C4+S4S3+S4S2X4=C4S4S3S2+C4S4S3S2X3=C4S4S3+C4S3S2+C4S4S3S2X2=C4S4S2+C4S4S3S2X1=S13、译码器Ⅱ的选择七段显示译码器的主要功能是把“8421”二-十进制代码译成对应于数码管的七字段信号，驱动数码管，显示出相应的十进制数码。
七段显示译码器74248J74248J七段显示译码器输出低电平有效，用以驱动共阳极数码管。
图3.12给出了74248J 七段显示译码器的逻辑符号。
LT/,是7447七段显示译码器的辅助控制输入端，现对,RBIBI74248J引脚图。
png RBO各功能分别进行介绍。
①试灯输入LT试灯输入主要用于检测数码管能否正常发光。
BI/=1, RBI = X,检测时，LT =0，RBOA4A3A2A1＝XXXX, 七段数码管全亮，显示字型：；工作时，应置LT=1。
②灭零输入RBI灭零输入端是将有效数字前后多余的零熄灭，例如数字0015.200，显示时只须出现15.2即可。
而15.2前、后的零熄灭，即无效零不显示。
当LT=1、RBI=0时，若输入代码为A4A3A2A1＝0000，则相应的零字型不显示，即灭BI/=0；零。