北邮数字电路与逻辑设计实验上 综合实验报告

数字电路与逻辑设计实验综合实验报告学院：信息与通信工程学院班级：2013211124姓名：***学号：**********班内序号：052015年6月2日目录一、实验题目和任务要求 (3)（一）Quartus II原理图输入法设计与实现 (3)（二）用VHDL设计与实现组合逻辑电路 (3)（三）用VHDL设计与实现时序逻辑电路 (3)（四）用VHDL设计与实现相关电路 (4)二、实验内容、原理图、VHDL代码和仿真波形分析 (4)（一）Quartus II原理图输入法设计与实现 (4)1.半加器 (4)2.全加器 (5)3.3-8线译码器 (6)（二）用VHDL设计与实现组合逻辑电路 (6)1.数码管译码器 (6)2.8421码转余3码 (6)3.奇校验器 (7)（三）用VHDL设计与实现时序逻辑电路 (8)1.8421十进制计数器 (8)2.分频器 (8)3.组合电路实现数码管0到9循环显示 (8)（四）用VHDL设计与实现相关电路 (13)1.数码管动态扫描控制器 (13)2.点阵行扫描控制器 (16)三、故障及问题分析 (20)四、总结和结论 (21)五、参考文献 (21)一、实验题目和任务要求（一）Quartus II原理图输入法设计与实现实验题目Quartus II原理图输入法设计与实现任务要求1）用逻辑门设计一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2）用生成的半加器模块和逻辑门设计与实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。

3）用3-8线译码器和逻辑门设计和实现函数F CBA CBA CBA CBA=+++，仿真验证其功能。

（二）用VHDL设计与实现组合逻辑电路实验题目1）数码管译码器2）8421码转余3码3）奇校验器任务要求1）用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

3）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出为‘0’，仿真验证其功能，并下载到实验板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

（三）用VHDL设计与实现时序逻辑电路实验题目1）8421十进制计数器2）分频器3）组合电路实现数码管0到9循环显示任务要求1）用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验板测试。

要求用按键设定输入信号，发光二极管显示输出信号。

2）用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。

要求在Quartus II平台上设计程序并仿真验证设计。

3）讲（1）、（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。

（四）用VHDL设计与实现相关电路实验题目（二选一）1）数码管动态扫描控制器2）点阵行扫描控制器任务要求1）用VHDL语言设计实现一个数码管动态扫描控制器，要求显示班号后3位和班内序号。

仿真验证其功能，并下载到实验板测试。

2）用VHDL语言设计实现一个8×8点阵行扫描控制器，要求从上至下逐行循环点亮点阵（红色或绿色均可），每行点亮时间为0.5秒。

3）用VHDL语言设计实现一个8×8点阵行扫描控制器，要求从上至下逐行点亮点阵，第一行为红色，第二行为绿色，依次类推，直至点亮所有行，然后全部熄灭，再重新从第一行开始。

二、实验内容、原理图、VHDL代码和仿真波形分析（一）Quartus II原理图输入法设计与实现1.半加器原理图：2.全加器原理图其中halfadder元件是之前生成的半加器图形模块单元。

仿真波形图波形分析全加器包括两个加数A和B、从低位进位Ci、向高位进位Co、和值S，其真值表如下：A B CI S CO0000000110010100110110010101011100111111波形图中，高电平对应真值表中的‘1’，低电平对应真值表中的‘0’，设置“End Time”为50μs ，A、B、Ci三个输入的波形周期分别为1μs、2μs、4μs，可对应出真值表中的8种输入状态。

S、Co为输出，同样，根据高低电平对照真值表，可以判断输出无误。

输出波形中的冒险可通过增加冗余项消除，但对于本实验来说并无大碍。

3.3-8线译码器本实验采用已有的3-8线译码器元件，再将表达式中四个最小项对应的输出管脚通过与非门连接即可。

仿真波形图（二）用VHDL设计与实现组合逻辑电路在编写本次实验的代码时，我采用的是较为直观的CASE语句，罗列出所有可能。

代码比较简单，故只列出代码，不再赘述。

1.数码管译码器VHDL代码详见实验（三）3中VHDL代码的e7_2.vhd文件。

2.8421码转余3码VHDL代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY e7_3 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);b:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END e7_3;ARCHITECTURE arch OF e7_3 ISBEGINPROCESS(a)BEGINCASE a ISWHEN "0000" => b <="0011";WHEN "0001" => b <="0100";WHEN "0010" => b <="0101";WHEN "0011" => b <="0110";WHEN "0100" => b <="0111";WHEN "0101" => b <="1000";WHEN "0110" => b <="1001";WHEN "0111" => b <="1010";WHEN "1000" => b <="1011";WHEN "1001" => b <="1100";WHEN OTHERS => b <="0000";END CASE;END PROCESS;END arch;3.奇校验器VHDL代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY e7_4 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);b:OUT STD_LOGIC);END e7_4;ARCHITECTURE arch OF e7_4 ISBEGINPROCESS(a)BEGINCASE a ISWHEN "0000" => b <='0';WHEN "0001" => b <='1';WHEN "0010" => b <='1';WHEN "0011" => b <='0';WHEN "0100" => b <='1';WHEN "0101" => b <='0';WHEN "0110" => b <='0';WHEN "0111" => b <='1';WHEN "1000" => b <='1';WHEN "1001" => b <='0';WHEN "1010" => b <='0';WHEN "1011" => b <='1';WHEN "1100" => b <='0';WHEN "1101" => b <='1';WHEN "1110" => b <='1';WHEN "1111" => b <='0';WHEN OTHERS => b <='0';END CASE;END PROCESS;END arch;（三）用VHDL设计与实现时序逻辑电路1.8421十进制计数器本实验代码我采用IF语句实现，详细代码可见第三个实验中VHDL代码的e7_11.vhd文件。

2.分频器本实验代码依然采用IF语句实现，详细代码可见第三个实验中VHDL代码的e7_8.vhd文件。

原题目中要求的分频系数为12，而在第三个实验中，由于使用的是开发板上的高频时钟，故将代码中的分频系数调高，并将清零电平做了调整，以满足第三个实验的要求。

3.组合电路实现数码管0到9循环显示本实验由分频器、计数器和数码管译码器连接而成，这三个元件分别有各自的VHDL代码文件。

在主体中，我利用COMPONENT语句调用这三个文件，在它们之间通过信号SIGNAL连接，从而实现模块化编程。

实验时，实验板上的高频时钟先通过分频器降频，之后用计数器计数，再通过数码管译码器译码并显示在数码管上，实现从0到9循环显示的效果。

端口说明分频器clk输入端 时钟信号clear 输入端 异步复位信号 异步复位使clk_out 置0 clk_out 输出端 时钟信号 分频后的时钟信号 计数器clk输入端 时钟信号clear 输入端 异步复位信号 异步复位使q[3,0]置0000 q[3,0] 输出端 四位数组信号 输出二进制计数结果 数码管 译码器a[3,0]输入端 四位数组信号 输入二进制数b[6,0] 输出端 七段控制信号 根据输入的二进制数，通过控制a 到g 的亮灭，显示不同的数字 CAT[5,0]输出端六位控制信号低电平有效，控制六位数码管的显示连接图VHDL 代码主体：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY e7_8and11 IS PORT( clk_in: IN STD_LOGIC; clear_in: IN STD_LOGIC; b_out:OUT STD_LOGIC_VECTOR (6 downto 0); CAT_out:OUT STD_LOGIC_VECTOR (5 downto 0) );end e7_8and11;ARCHITECTURE arch OF e7_8and11 IS COMPONENT e7_2 PORT( a:IN STD_LOGIC_VECTOR (3 downto 0); b:OUT STD_LOGIC_VECTOR (6 downto 0); CAT:OUT STD_LOGIC_VECTOR (5 downto 0)); END COMPONENT;计数器b_out[6,0] 数码管译码器a[3,0] 分频器clk_in clear_in clk clear clk_out clk clearq[3,0] b[6,0] CAT[5,0]CAT_out[5,0]COMPONENT e7_8PORT(clk: IN STD_LOGIC;clear: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;COMPONENT e7_11PORT(clk: IN STD_LOGIC;clear: IN STD_LOGIC;clk_out: OUT STD_LOGIC);END COMPONENT;SIGNAL q_twmp: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL clktmp: STD_LOGIC;BEGINu1: e7_11 PORT MAP (clk=>clk_in, clear=>clear_in, clk_out=>clktmp);u2: e7_8 PORT MAP (clk=>clktmp, clear=>clear_in, q=>q_twmp);u3: e7_2 PORT MAP (a=>q_twmp, CAT=>CAT_out, b=>b_out);END arch;e7_11.vhd：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY e7_11 ISPORT(clk: IN STD_LOGIC;clear: IN STD_LOGIC;clk_out: OUT STD_LOGIC);end e7_11;ARCHITECTURE arch OF e7_11 ISSIGNAL tmp: INTEGER RANGE 0 TO 12499999;SIGNAL clktmp: STD_LOGIC;BEGINPROCESS (clear,clk)BEGINIF clear='1' THENtmp<=0;clktmp<='0';ELSIF clk'event AND clk='1' THENIF tmp=12499999 THENtmp<=0;clktmp<=NOT clktmp;ELSEtmp<=tmp+1;END IF;END IF;END PROCESS;clk_out<=clktmp;END arch;e7_8.vhd：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY e7_8 ISPORT(clk: IN STD_LOGIC;clear: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END e7_8;ARCHITECTURE arch OF e7_8 ISSIGNAL q_temp: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(clk)BEGINIF clear='1' THENq_temp<="0000";ELSIF (clk'event AND clk='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END arch;e7_2.vhd：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY e7_2 ISPORT(a:IN STD_LOGIC_VECTOR (3 downto 0);b:OUT STD_LOGIC_VECTOR (6 downto 0);CAT:OUT STD_LOGIC_VECTOR (5 downto 0) );end e7_2;ARCHITECTURE arch OF e7_2 ISBEGINPROCESS (a)BEGINCAT <= "110111";CASE a ISWHEN "0000" => b <="1111110";WHEN "0001" => b <="0110000";WHEN "0010" => b <="1101101";WHEN "0011" => b <="1111001";WHEN "0100" => b <="0110011";WHEN "0101" => b <="1011011";WHEN "0110" => b <="1011111";WHEN "0111" => b <="1110000";WHEN "1000" => b <="1111111";WHEN "1001" => b <="1111011";WHEN OTHERS => b <="0000000";END CASE;END PROCESS;END arch;仿真波形图注：为便于仿真，分频器系数设置为4。