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系统级至门级
无 算法级至电路级
过程和任务 允许并发过程调用 无
结构重复 使用Generate
使用Generate
测试平台
Generic、
Configuration 很有用
文件访问类似硬 件操作
可读性
烦琐，更像句子 简练，类似C
易学性
不易学，同一电路 容易掌握，类似 有多种建模方法 C
62
五、HDL硬件描述语言
门级（Gate Level）
电路级（Circuit Level）
60
VHDL与Verilog HDL的比较：
VHDL
VerilogHDL
语言基础 Pascal,Ada
C
数据类型 数据类型多，用户 数据类型简单，无
自定义类型，严格 用户定义类型，弱
类型检查
类型检查
设计重用 用Package来共享 函数和过程必须在
53
仿真的效率问题：
仿真过程中，逻辑门一个数量级的增加会 导致仿真所需的周期数3个数量级的增长。
56
四、EDA工程理论基础
6、形式验证
形式验证(formal verification): 是利用理 论证明的方法和数学推导的方法来验证设计结 果的正确性。形式验证基于严密的理论体系， 可解决逻辑仿真存在的问题。
验证的覆盖率可达100%
Mentor: FormalPro; Synopsys: Formality; Cadence: FormalCheck
57
形式验证的优点： （1）更早发现设计缺陷，降低周期和成本。 （2）无需编写复杂的测试向量。 （3）100%覆盖率，提高验证质量。 （4）可与其它验证方法结合使用。
65
一个可置数的16位计数器的电原理图：
66
用VHDL描述的可置数16位计数器：
67
用Verilog描述的可置数16位计数器：
68
②HDL语言可读性强，易于修改和发现错误。 ③具有电路仿真与验证机制以保证设计的正 确。
特别是对HDL源代码进行行为、功能仿真。 ④支持电路描述由高层到低层的综合和转换。
70
五、HDL硬件描述语言
4、HDL语言的开发环境 分为： HDL模拟器（仿真器） HDL综合器
相应软件：仿真软件和综合软件
71
仿真类：
Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、
形式验证的不足： （1）只适合模块级或中小系统级的验证。 （2）验证的完整性取决于特性是否被全面准 确地表达。
58
五、HDL硬件描述语言
1、硬件描述语言
HDL语言是当今EDA技术发展的突出代表。是 EDA技术的切入点，是设计者与自动化工具之间的 桥梁。 特点：用HDL设计电路能够获得非常抽象的描述。
96年 IEEE1076.3 成为综合标准 最新版本：VHDL’2002
63
Verilog HDL：
1983年由GDA(GateWay Design Automation)公司的 Phil Moorby所创。 Phil Moorby后来成V为er为iloVge-rilog-XL的 主要设计者和 和Cadence公司的第一个合伙人。
函数、过程、类型 同一Module内，
和组件
可使用include
库ห้องสมุดไป่ตู้
存储编译过的
没有库的概念
Entity、
Architecture、
Package和
Configuration
61
VHDL
VerilogHDL
大型设计 能力
设计层次
Package、 Configuration、 Generate、Generic
两个版本：Verilog HDL IEEE1364-1995
Verilog HDL IEEE1364-2001
64
五、HDL硬件描述语言
3、HDL语言的特点
优点： ①VHDL/Verilog是一种全方位的硬件描述语 言。
具有强大丰富的语言结构，系统硬件描 述能力强、设计效率高； 具有较高的抽象描述、多层次描述能力； 支持库和设计复用，支持模块化设计； 既可仿真也可综合。
四、EDA工程理论基础
5、仿真验证
工作量占整个设计的60% ~ 70% 主要手段：功能仿真技术、
静态时序分析技术、 （形式验证技术） 仿真(simulation): 指从电路的描述抽象出 模型，然后将外部激励信号或数据施加于此模 型，通过观察该模型在外部激励信号作用下的 反应来判断该电子系统是否达到了设计目标。
⑤ HDL语言可实现与工艺无关编程、与器件 无关设计。
⑥移植性好。
HDL语言标准、规范，支持广泛，易于共
享和移植复用。
⑦容易实现ASIC移植。
⑧用于产品开发，上市时间快，成本低。
69
缺点： （1）VHDL放弃对电路级实现的控制，代之
抽象、高层描述。（向电路级描述的扩 展工作正在进行） Verilog系统级描述能力稍弱。 出现SystemVerilog等系统级描述语言。 （2）HDL不是100%能被综合。 （3）综合器综合出的电路性能不完美。 （4）综合的效果随工具的不同而不同。
2、VHDL/Verilog语言的产生及发展
VHDL：Very High Speed Integrated Circuit Hardware Description Language VHDL由美国国防部组织开发
两个版本：VHDL’87 称为IEEE1076-1987 VHDL’93 称为IEEE1076-1993
1984~1985年，Moorby设计出了第一Ve个ril个ogV-erilog-XL的 仿真器。
1986年，Moorby提出了用于快速门级仿真的 的XL算法。 1990年，Cadence公司收购了 了GDA公司 1991年，Cadence公司公开发表 表Verilog语言，成立了 OVI(Open Verilog International)组织来负责 责Verilog HDL语言的发展。
用HDL描述电路设计，在设计的前期就可以 完成电路功能级的验证。可实现逻辑综合。 流行的HDL：VHDL （善于更高层设计）
Verilog HDL（善于更低层设计）
59
VHDL
系统级（System Level）
Verilog HDL
算法级（Algorithmic Level）
寄存器传输级 （Register Transfer Level）
无 算法级至电路级
过程和任务 允许并发过程调用 无
结构重复 使用Generate
使用Generate
测试平台
Generic、
Configuration 很有用
文件访问类似硬 件操作
可读性
烦琐，更像句子 简练，类似C
易学性
不易学，同一电路 容易掌握，类似 有多种建模方法 C
62
五、HDL硬件描述语言
门级（Gate Level）
电路级（Circuit Level）
60
VHDL与Verilog HDL的比较：
VHDL
VerilogHDL
语言基础 Pascal,Ada
C
数据类型 数据类型多，用户 数据类型简单，无
自定义类型，严格 用户定义类型，弱
类型检查
类型检查
设计重用 用Package来共享 函数和过程必须在
53
仿真的效率问题：
仿真过程中，逻辑门一个数量级的增加会 导致仿真所需的周期数3个数量级的增长。
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四、EDA工程理论基础
6、形式验证
形式验证(formal verification): 是利用理 论证明的方法和数学推导的方法来验证设计结 果的正确性。形式验证基于严密的理论体系， 可解决逻辑仿真存在的问题。
验证的覆盖率可达100%
Mentor: FormalPro; Synopsys: Formality; Cadence: FormalCheck
57
形式验证的优点： （1）更早发现设计缺陷，降低周期和成本。 （2）无需编写复杂的测试向量。 （3）100%覆盖率，提高验证质量。 （4）可与其它验证方法结合使用。
65
一个可置数的16位计数器的电原理图：
66
用VHDL描述的可置数16位计数器：
67
用Verilog描述的可置数16位计数器：
68
②HDL语言可读性强，易于修改和发现错误。 ③具有电路仿真与验证机制以保证设计的正 确。
特别是对HDL源代码进行行为、功能仿真。 ④支持电路描述由高层到低层的综合和转换。
70
五、HDL硬件描述语言
4、HDL语言的开发环境 分为： HDL模拟器（仿真器） HDL综合器
相应软件：仿真软件和综合软件
71
仿真类：
Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、
形式验证的不足： （1）只适合模块级或中小系统级的验证。 （2）验证的完整性取决于特性是否被全面准 确地表达。
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五、HDL硬件描述语言
1、硬件描述语言
HDL语言是当今EDA技术发展的突出代表。是 EDA技术的切入点，是设计者与自动化工具之间的 桥梁。 特点：用HDL设计电路能够获得非常抽象的描述。
96年 IEEE1076.3 成为综合标准 最新版本：VHDL’2002
63
Verilog HDL：
1983年由GDA(GateWay Design Automation)公司的 Phil Moorby所创。 Phil Moorby后来成V为er为iloVge-rilog-XL的 主要设计者和 和Cadence公司的第一个合伙人。
函数、过程、类型 同一Module内，
和组件
可使用include
库ห้องสมุดไป่ตู้
存储编译过的
没有库的概念
Entity、
Architecture、
Package和
Configuration
61
VHDL
VerilogHDL
大型设计 能力
设计层次
Package、 Configuration、 Generate、Generic
两个版本：Verilog HDL IEEE1364-1995
Verilog HDL IEEE1364-2001
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五、HDL硬件描述语言
3、HDL语言的特点
优点： ①VHDL/Verilog是一种全方位的硬件描述语 言。
具有强大丰富的语言结构，系统硬件描 述能力强、设计效率高； 具有较高的抽象描述、多层次描述能力； 支持库和设计复用，支持模块化设计； 既可仿真也可综合。
四、EDA工程理论基础
5、仿真验证
工作量占整个设计的60% ~ 70% 主要手段：功能仿真技术、
静态时序分析技术、 （形式验证技术） 仿真(simulation): 指从电路的描述抽象出 模型，然后将外部激励信号或数据施加于此模 型，通过观察该模型在外部激励信号作用下的 反应来判断该电子系统是否达到了设计目标。
⑤ HDL语言可实现与工艺无关编程、与器件 无关设计。
⑥移植性好。
HDL语言标准、规范，支持广泛，易于共
享和移植复用。
⑦容易实现ASIC移植。
⑧用于产品开发，上市时间快，成本低。
69
缺点： （1）VHDL放弃对电路级实现的控制，代之
抽象、高层描述。（向电路级描述的扩 展工作正在进行） Verilog系统级描述能力稍弱。 出现SystemVerilog等系统级描述语言。 （2）HDL不是100%能被综合。 （3）综合器综合出的电路性能不完美。 （4）综合的效果随工具的不同而不同。
2、VHDL/Verilog语言的产生及发展
VHDL：Very High Speed Integrated Circuit Hardware Description Language VHDL由美国国防部组织开发
两个版本：VHDL’87 称为IEEE1076-1987 VHDL’93 称为IEEE1076-1993
1984~1985年，Moorby设计出了第一Ve个ril个ogV-erilog-XL的 仿真器。
1986年，Moorby提出了用于快速门级仿真的 的XL算法。 1990年，Cadence公司收购了 了GDA公司 1991年，Cadence公司公开发表 表Verilog语言，成立了 OVI(Open Verilog International)组织来负责 责Verilog HDL语言的发展。
用HDL描述电路设计，在设计的前期就可以 完成电路功能级的验证。可实现逻辑综合。 流行的HDL：VHDL （善于更高层设计）
Verilog HDL（善于更低层设计）
59
VHDL
系统级（System Level）
Verilog HDL
算法级（Algorithmic Level）
寄存器传输级 （Register Transfer Level）