高速数据采集系统
多模式高速数据采集系统设计与实现
摘要 ： 为 满足科研和 实验 中高速 宽 带信 号采 集的 需求 ， 设计并 实现 了一种 的 多模 式 高速 数据 采集 系统。该 系统 以
Ｆ Ｐ Ｇ Ａ为核 心， 以大容量 Ｄ Ｄ Ｒ ２为数据缓存 ， 利用 高采样率 Ａ Ｄ实现 高速采 集。系统采用 Ｅ Ｚ—Ｕ Ｓ Ｂ Ｆ Ｘ ２ Ｌ Ｐ系列 Ｕ Ｓ Ｂ芯 片
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ｔ ｈ ｉ ｓ ｐ ａ ｐ ｅ ｒ ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ ａ ｍｕ ｌ ｔ ｉ － － ｓ ｍｏ ｄ ｅ ｌ ｈ ｉ ｓ ｈ － ・ ｓ ｐ ｅ ｅ ｄ ｄ ａ ｔ ａ ａ ｃ ｑ ｕ ｉ ｓ ｉ ｔ ｉ ｏ ｎ ｓ ｙ ｓ ｔ ｅ ｍ ａ ｎ ｄ ｒ ｅ ａ ｌ ｉ ｚ ｅ ｄ ｉ ｔ ｔ ｏ ｍｅ ｅ ｔ ｒ ｅ ｑ ｕ ｉ ｒ ｅ ｍｅ ｎ ｔ ｓ ｉ ｎ ｉ传 感 器
Ｉ ｎ ｓ ｔ ｒ ｕ ｍｅ ｎ ｔ Ｔ ｅ ｃ ｈ ｎ ｉ ｑ ｕ ｅ ａ ｎ ｄ Ｓ ｅ ｎ ｓ ｏ ｒ
２ ０１ ３ Ｎｏ ． ３
第 ３期
多模 式 高速 数 据 采集 系统 设 计 与实 现
吴 越， 严 济鸿 ， 何 子述
ａ ｃ ｑ ｕ ｉ ｓ ｉ ｔ ｉ ｏ ｎ ａ ｔ ｓ ａ ｍｐ ｌ ｅ ｒ ａ ｔ ｅ ｏ ｆ ２ ５ ０ ＭＳ Ｐ Ｓ ． ｈ ｅ Ｔ ｓ ｍ ｐ ａ ｌ ｅ ｒ ａ ｔ ｅ ｃ ａ ｎ ｂ ｅ ｉ ｎ ｃ ｒ ｅ ａ ｓ ｅ ｔ ０ ｔ ｈ ｅ ｈ ｉ ｇ ｈ ｅ ｓ ｔ ｒ ａ ｔ ｅ ａ ５ ０ ０ ＭＳ Ｐ Ｓ ｉ ｎ ｐ ｒ ａ ｃ ｔ ｉ ｃ ａ ｌ ａ ｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｉ ｆ ｎ ｅ ｅ ｄ ｅ ｄ ． Ｋｅ ｙ ｗｏ ｒ ｄ ｓ： Ｆ Ｐ ＧＡ； ＵＳ Ｂ； ＤＤ Ｒ２； ｄ ａ ａ ｔ ａ ｃ ｑ ｕ ｉ ｓ ｉ ｔ ｉ ｏ ｎ； ｈ ｉ ｇ ｈ — ｓ ｐ ｅ ｅ ｄ
基于DSP技术的高速数据采集系统
Ｊ．数 字 信 号 数 据 采 集 的准 确 性 和 实 时性 是 关 系 到 整 个 系 统 精 度 的关 键 问 题 。受 运 算 速 度 及 算 ｌ， ｔ
章 启 成
（ 南京 工程 学 院 ， 江苏 南 京 ２ 】０ ） １１０
【 摘 要 】 传输带宽和抗干扰能力是评价数据采集系统性能的重要指标 。本文采用高速数字信号处
理 （ ｉ ｔ ｉ ａ Ｐ￣＇ｓ ｇ 简称 Ｄ Ｐ 心 片 Ｔ Ｓ ２ Ｃ ０构 成嵌 入 式数据 采 集 系统 ， Ｄｇａ Ｓｇ ｌ ｌ ｅ ｉ ， ｉｌ ｎ ｓｎ Ｓ ）４ ４ － Ｍ ３０ ５ 实现 数 据 的 高速 采 集 、 佶输 和存储 ， 块化设 计 思 想及 大规模 可 编程 器件 的采 用 ， 系统 具备 较 强 的可扩 展 性 。 模 使
【 关键词】 数据采集
Ｄ Ｐ 存储器 Ｓ
数 据 的正 确 实 时 采 集 是 系 统 数 据 分 析 和实 施 监 测 、 制 的前 提 ， 控 因而 数 据 采 集 系 统 往 往 是 系 统
设计 和 歼 发 人 员 所非 常 关心 的 问题 。对 于数 据 采 集 系 统 的 性 能 ， 从 以下 几 个 方 面 进 行 评 估 ： 应
友好 等 特 点 。
系统 应 在 一 定 范 围 内 随指 标 要 求 变 化 可 扩 展 ；
（ ） 机 交互 能 力 工 作 于 现 场 的采 集 器 还 应 具 备 便 携 性 、 于操 作 、 定 参 数 方 便 ， 机 界 面 ４人 易 设 人 小 文 没计‘ 数据 采 集 系 统 是 “ 字式 闭环 控 制 系统 ” 子 系 统 ， 于 大 型 高 速 旋 转 机 械 的 多 参 的 数 的 用 数 实 时控 制 与监 测 。 虽 然 大 系统 采 用 双 闭环 反 馈 控 制 方 式 ， 负 反 馈 本 身 只 能 对 前 项 通 道 上 出 现 但
基于AD6655的多通道高速数据采集系统设计
Ｖ ｌｇ ｉｅ ｎｉ ｉ ａ）ｄｔ ｔ ｎｆ ． ｈ ａｎｐ ｒ ｒ ａ ｃｓｏ ｔ ｃｕｓｉｎ ｓｓ ｍ ｈｓｂｅ ｎ ｌ ｅ ，ｓ ｌ ｅ ｎ ｅｔｄ ｏａｅ Ｄｆ ｒ ｔ ｌ ｇ １ ａａ ｒ ｓ ｒ Ｔ ｅ ｍ ｉ ｅ ｏ ｎ ｅ ｆ ｈ ａｑ ｉｔ ｙｔ ａ ｅ ｎａ ａ ｚｄ ｉ ａ ｄａ ｄ ｔ ｅ ． ｔ ｆｅ ａ Ｓ ｎ ａ ｅ ｆｍ ｅ ｉｏ ｅ ｙ ｍｕ ｔ ｓ
Ｋ ｙ ｗｏｒ ｓ： ＡＤ６ ５ ｍａｃ ｉｇ ｎ ｔ ｒ Ｌ ｅ ｄ ６ ５； ｔｈ ｎ ｅｗｏ ｋ； ＶＤＳ； ｌ －ｃ ａ ｎ ｌ ｈ ｇ ｐ ｅ ａａ ａ ｑ ｉｉ ｏ ｍｕ ｔ ｈ ｎ ｅ ｉｈ ｓ ｅ ｄ ｄ ｔ ｃ ｕ ｓｔ ｎ ｉ ｉ
在 无 线 通 信 系 统 中 ， 早 采 用 两 级 转 换 式 超 外 接 收 最 机 架 构 …， 采 用 两 次 模 拟 下 变 频 转 换 电 路 ， 将 信 号 即 先
中 图 分 类 号 ：Ｔ ９ ９５ Ｎ １ ． 文 献 标 识 码 ：Ａ 文 章 编 号 ：０ ５ — ９ ８ ２ １ ）０ ０ ４ — ３ ２ ８ ７ ９ （０ ０ １ — ０ ４ ０
Ｄｅ ｉｎ ｏ ｕ ｔ－ｃ ｎｎｅ ｇ ｐｅ ｄ ｓｇ ｆ ｍ ｌｉ ｈａ ｌｈｉｈ ｓ ｅ
变 频 转 换 到 数 十 兆 赫 兹 的 第 二 中频 ， 然 后 模 拟 正 交 解 调 ， 后 才 进 行 Ａ／ 最 Ｄ采 样 。 双 级 转 换 接 收 机 在 Ａ 采 样 Ｄ 之 前 经 两 次 下 变 频 和 模 拟 正 交 解 调 ，不 仅 系 统 复 杂 ， 还 需 要 许 多 零 件 ， 本 高 。另 外 模 拟 解 调 存 在 零 漂 和 正 交 成
Ａｐ ｌ ａ ｉｎ ｏｆＩｔ ｇｒ ｅ ｒ ｕｔ ｐｉ ｔ ｎ ｅ ａｔｄ Ｃｉ ｉ ｃ ｏ ｃ ｓ
基于VISA技术的高速USB数据采集系统
基于V I SA 技术的高速USB 数据采集系统苏兰兰, 施伟峰(上海海事大学,上海 200135) 摘 要:高速US B 数据采集系统的设计严格遵循US B2.0协议,实现了主机和测试设备之间简单、快速、可靠的连接和通信。
该文介绍了这种数据采集系统的硬件组成、驱动程序和固件程序的设计以及采用虚拟仪器软件Lab W indows/CV I 在V I S A 技术上开发应用程序的设计方法。
关键词:V I S A;Lab W indo ws/CV I ;US B;高速数据采集 中图分类号:TP274 文献标识码:A 文章编号:100528354(2007)0420036204VI SA 2based hi gh speed USB DAQ syste mS U Lan 2lan,SH IW ei 2feng(ShangHaiMariti m e University,Shanghai 200135,China )Abstract :The design of this high 2speed USB DAQ syste m abides by protocol USB 2.0so strictly that it can a 2chieve a si m ple,fast and reliable connection co mm unication bet w een the host and USB devices .This paper in 2troduces the co m position of hardw ares of this syste m ,the design of its driver and fir mw are program s and the m ethod by w hich the virtual instrum ents soft ware Lab w indo w s /CV I is adopted to develop V ISA 2based application program s .Key words :V irtual Instrum ent Soft w are A rchitecture (V ISA );L ab W indo w s /CV I ;Universal Serial B us(USB );High Speed DAQ收稿日期:2006210208作者简介:苏兰兰(19762),女,硕士,研究方向为:控制理论与控制工程,容错控制,神经网络控制等。
高速数据采集系统设计基于JESD204B说明书
2nd International Conference on Computer Engineering, Information Science & Application Technology (ICCIA 2017)The Design of High Speed Data Acquisition System Based on JESD204BYu Wang a, Qingzhan Shi b and Qi FengCollege of Electronic Science and Engineering, National University of Defense Technology,Changsha 410073, Chinaa******************,b********************Keywords: Data acquisition system, JESD204B interface, High-speed ADC.Abstract. Recently, various acquisition systems require data converters to provide higher resolution and sampling rates. The physical layout of parallel interfaces and the bit rate limitations of serial LVDS methods pose technical hurdles for designers. The design is based on the classical architecture of FPGA+DSP+ADC of data acquisition system. The High speed ADC is based on JESD204B interface with four slices and two channels, it can meet the requirements of high-speed acquisition, and high-speed sampling of eight channels. It provides a good method for the design and application of various high-speed acquisition systems, and it effectively solves all kinds of problems in parallel transmission of traditional data acquisition, and brings great engineering application value.1.IntroductionIn our era, the increasing of demand for high data rate application is never stop. This trend leads to the development of high resolution and high sample rate ADC devices. As early as 1991, the United States Navy studied and designed a high-performance programmable signal processor, the architecture of FPGA+DSP had been widely used. Many universities and institutes in China have also developed their own signal processing systems under the FPGA+DSP architecture [1]. Combined with ADC chip, the high-speed acquisition system has also been implemented, but it is difficult for the data transmission to meet the needs of multi-channel, high bandwidth and small size when the traditional data acquisition system adopts parallel transmission mode of multiplex data wires. As a result, the JEDEC international organization has launched a new AD/DA sampling data transmission standard JESD204. So that, the development of the high-speed acquisition system can develop continuously [2].2.The overall hardware designThe design is based on JESD204B interface, designed to achieve high-speed data acquisition system. The design is based on the classical FPGA+DSP+ADC data acquisition system architecture. The FPGA chip uses the XC7VX485T from the Xilinx Virtex-7 series. GTX, its maximum serial speed transceiver, supports the maximum line speed of 12.5Gbps. The DSP chip uses the TMS320C6678 from TI, it integrates 8 arithmetic cores, and the highest processing speed of single core can reach 1.25Gbps. The ADC chip uses the ADC32RF45 from TI, its data is output based on JESD204B interface. As shown in Fig 1, the eight channels sampling signal enters the ADC chip firstly, and then the serial high-speed transceiver GTX is transmitted to the FPGA by the JESD204B interface, then the data is sent to the DSP through SRIO for signal processing operations.FPGA DSPADC x4SRIO PCIEGPIOJESD204B 8Channel FLASH DDR3x4GbpsEthernet FLASH DDR3x2HDMIFig.1 System overall structure diagramIn the design of the data acquisition system, the FPGA’s external interface HDMI, a 19 pin high-speed data interface, is used for data’s communication with external memory. On the board, we connect the four differential signal line of the FPGA’s high speed serial transceiver (GTX) to the HDMI interface. The external high-speed interface of DSP adopts Gigabit Ethernet to realize high-speed data transmission. Both the FPGA and the DSP have an external 256MB Flash memory, In addition, the FPGA has two DDR3 external memory to form the storage space of the 1GB, DSP has four DDR3 memory external to form the storage space of 2GB.3. JESD204B InterfaceIn the field of PC and embedded systems, it has been an empty talk that the method for improving bus bandwidth by raising bus operating frequency under the condition of a parallel bus data width. It cannot be realized at all because of the influence of technology and environment in the actual implementation. Therefore, the communication structure of the serial bus is changed from parallel bus communication. Typically, the ADC is 12~16 bit data lines, and strictly required to be aligned on one edge of the clock. The higher frequency the ADC operating, the greater data offset between the data lines, and then synchronization between data is becoming more difficult. The JEDEC international organizations have fully learned the advantages of PCIE/SRIO and other serial bus communication protocols based on data packet (frame format). The JESD204 protocol was introduced in 2006, it is the a differential pair adopted the CML level, instead of the 12~16 bit parallel data line, realizing serial communication interface and supporting the highest 3.125Gbps data transmission rate of ADC device. In January 2012, the JESD204 bus protocol has been upgraded to the JESD204 B.01 version, the maximum transmission rate of each pair of differential lines is supported by 12.5Gbps [3,4]. Table 1 Comparison of JESD204 with other interfacesNumber of Channels Resolution CMOS Pin Count LVDS Pins Count (DDR) CML Pin Count (JESD204B)1 14 13 14 42 14 26 28 44 14 52 56 68 14 104 112 6Fig.2 CMOS, LVDS, and CML Driver Power ComparisonIn summary, the advantages of JESD204B include the following three points:(1) Decreased in pin number, simplified system design, greatly simplified the wiring between ADC and FPGA(2) Because wiring is simpler and pin number is less, using JESD204B will make the package smaller and simpler.(3) High speed ADC devices consume less power per unit after adopting CML level.At present, the TI, the ADI and other companies have their latest high-speed ADC chip based on the JESD204B interface. ADC32RF45 released by TI, AD9625 released by ADI, and the latest AD9208 released by ADI Company in April 2017, these all belong to the new ADC series adopted with JESD204B interface. In respect of Field Programmable logic device (FPGA), the company, such as Xilinx and Altera, also supports the JESD204B interface. In addition there are JESD204B dedicated clock chip, such as LMK042828, HMC7044 and so on.4.The Key of ADC design interfaceWe can implement the JESD204B protocol by FPGA's GTX interface, to parse the data emitted by ADC correctly. The hardware uses the FPGA’s GTX interface directly, and the GTX is connected with the data-in pin of the ADC. ADC data-out pin as the sending end, FPGA GTX port as the receiving end, to achieve data transmission on the line [5]. The software uses the 8B/10B codec module and the control character detection module which are embedded in the GTX interface.low two bit make up a frame with 16bit data. After framing, the data is encoded by 8B/10B, then it becomes 20 bit. Sending to Serial high-speed transceiver GTX of FPGA, FPGA complete the operation of the 8B/10B decoding and the analysis of JESD204B protocol. Setting the ADC32RF45 sample clock to 2.5GHz, the rate corresponding to the encoding at all levels is shown below.Table 2 Comparison of JESD204BClock/GH z Data-width/bit Rate/Gbp sRemark Original data 2.5 14 8.4 ADC Sampled DataFraming 2.5 16 10 Zero-paddingCoding 2.5 20 12.5 8B/10BThe ADC is dual channel, each channels has 4 lanes, that is, 4 pairs of CML data lines. As can be seen from the chart above, ADC eventually sends the sampled data at a rate of 12.5Gbps, GTX, the receiving rate of the FPGA side should also be set to 12.5Gbps.5. Clock designJESD204B begins with the edge of the clock signal to identify synchronization. And through a certain handshake signal, the sender and receiver can correctly recognize the frame length and boundaries. Therefore, the clock signal and its timing relation are extremely important to JESD204B. The following is a multi-device synchronization solution for the JESD204B system, the Device Clock is the main clock for the device operation. A clock that is usually sampled in a digital to analog converter or a clock with integer multiples. The frame and multi frame clock of the protocol itself are also based on Device Clock. SYSREF is the edge of the Device Clock used to indicate different converters or logic, or the reference delay between different devices.In the JESD204B system, the synchronization of data converters can be broken down into four basic requirements. These requirements are vividly depicted in Fig.4.(1) The phase alignment of the device clock is implemented on each data converter;(2) The setting and holding time of the SYSREF (relative to the device clock) are met on each data converter and logic element;(3) An appropriate resilient buffer release point is selected in the JESD204B receiver to ensure deterministic delay; (4) Need to meet the SYNC signal timing requirements when necessary. A D CA D CA D CA D C Data SYNC DataSYNC Data SYNCDevice Clock SYSREF Device ClockSYSREF Device Clock SYSREFDevice ClockSYSREFLogic DeviceClock Distirbution DataSYNCFig.4 Multi device synchronization solution for JESD204B systemADI and TI have high performance clock jitter attenuator with JESD204B, such as HMC7044, LMK04828 and so on. Their Device Clock, and SYSREF are paired output, its output timing meets its timing requirements, and its application is relatively simple.6.ConclusionThis paper utilizes the advanced high-speed ADC with JESD204B interface, combine the latest ADC chip and Xilinx 7 Series resources, and proposes the design of high-speed data acquisition system based on JESD204B. This paper first describes the overall design of the system, and then we detailed for each module design. We first solve the core processing module of FPGA+DSP. Both of FPGA and DSP communicate with each other through SRIO, FPGA pretreatment data is sent to the DSP for signal processing. Utilizing existing technology and hardware, a high-speed data acquisition system is designed with the JESD204B interface ADC which has higher resolution and higher sampling rate (3Gbps or so). It can be well suited to eight channel high-speed sampling, the design is miniaturized and the wiring is simpler. FPGA resource consumption is reduced by about half of resources compared to traditional parallel data lines, it has great prospect of engineering application. References[1] Ran Yan, XI Pengfei. High Speed Serial Data Acquisition System Based on JESD204 Protocol [J].Electronic Sci. & Tech. 2015, 28(5):17-19[2] Zhou Yuxuan, Clock Circuit Design of 2.5 GSPS High Resolution Data Acquisition System [D].UESTC, 2016[3] ADI. JESD204B Survival Guide [M]. [USA]: ADI, 2013[4] ADI. JESD204B serial interface clock requirements and their implementation [M]. [USA]: ADI,2013[5] Xilinx. 7 Series FPGAs GTX/GTH Transceivers [M]. USA: Xilinx, 2016.。
高速公路交通信息采集系统设计
高速公路交通信息采集系统设计随着社会经济的快速发展和人们生活水平的不断提高，交通问题逐渐成为制约国家发展的重要因素之一。
在现代城市中，交通拥堵已经成为了人们生活中的一大烦恼，而高速公路交通信息采集系统的设计，就是为了解决这个问题。
本文将从设计的背景、设计的目标和设计的方案等方面，对高速公路交通信息采集系统进行探讨。
一、设计的背景随着城市化进程的加速，人口的大规模流动和车辆的快速增加，交通拥堵的问题越来越严重。
高速公路作为重要的交通设施，承载着大量的车流和人流，但是由于车辆数量的增加，导致高速公路的交通流量越来越大，交通拥堵问题日益严重。
同时，传统的高速公路交通管理方法已经不能很好地处理复杂的交通环境，迫切需要一种新的高效交通信息处理系统来更好地管理高速公路交通。
二、设计的目标高速公路交通信息采集系统的设计的目标，是帮助交通管理部门更好地处理交通信息，实现道路交通的科学管理。
具体地说，它可以实现以下几个方面的目标：1. 实现高速公路实时监控。
利用高精度跟踪技术，通过自动化的摄像头系统，实现对道路上的行车情况进行实时监测，为交通管理者提供实时的路况数据。
2. 提高交通安全水平。
通过对道路上的交通信息进行采集和处理，及时发现各种交通违规行为，并及时进行处理，提高交通规范度和安全水平。
3. 降低耗时和物力成本。
通过智能化的高速公路交通信息采集系统，自动化的完成各种交通信息的收集和处理，降低人力资源和物资投入成本，提高道路交通的效率。
4. 实现路况预测功能。
通过对历史数据和实时采集的数据进行分析，对未来的交通情况进行预测。
为交通部门提供预测数据，帮助其更好地制定管理决策。
三、设计方案高速公路交通信息采集系统的设计中，需要解决以下几个重点问题：1. 数据采集和处理高速公路交通信息的采集和处理，是系统设计的核心和难点。
通过高精度的摄像头和相关传感器，对道路上的车辆行驶情况进行实时监测，并通过智能化算法对各种信息（如车辆数量、速度、车型、车牌等）进行采集和处理，通过智能分析技术和大数据处理技术，对采集的数据进行分析和处理，生成管理人员所需要的各类报表和图表，达到及时监管和迅速反应的目的。
高速数据采集系统设计说明书
基于FPGA和SoC单片机的高速数据采集系统设计一．选题背景及意义随着信息技术的飞速发展，各种数据的实时采集和处理在现代工业控制和科学研究中已成为必不可少的部分。
高速数据采集系统在自动测试、生产控制、通信、信号处理等领域占有极其重要的地位。
随着SoC单片机的快速发展，现在已经可以将采集多路模拟信号的A/D转换子系统和CPU核集成在一片芯片上，使整个数据采集系统几乎可以单芯片实现，从而使数据采集系统体积小，性价比高。
FPGA为实现高速数据采集提供了一种理想的实现途径。
利用FPGA高速性能和本身集成的几万个逻辑门和嵌入式存储器块，把数据采集系统中的数据缓存和控制电路全部集成在一片FPGA芯片中，大大减小了系统体积，提高了灵活性。
FPGA 还具有系统编程功能以及功能强大的EDA软件支持，使得系统具有升级容易、开发周期短等优点。
二．设计要求设计一高速数据采集系统，系统框图如图1-1所示。
输入模拟信号为频率200KHz、Vpp=0.5V的正弦信号。
采样频率设定为25MHz。
通过按键启动一次数据采集，每次连续采集128点数据，单片机读取128点数据后在LCD模块上回放显示信号波形。
图1-1 高速数据采集原理框图三．整体方案设计高速数据采集系统采用如图3-1的设计方案。
高速数据采集系统由单片机最小系统、FPGA最小系统和模拟量输入通道三部分组成。
输入正弦信号经过调理电路后送高速A/D转换器，高速A/D转换器以25MHz的频率采样模拟信号，输出的数字量依次存入FPGA内部的FIFO存储器中，并将128字节数据在LCD模块回放显示。
图3-1 高速数据采集系统设计方案四．硬件电路设计1.模拟量输入通道的设计模拟量输入通道由高速A/D转换器和信号调理电路组成。
信号调理电路将模拟信号放大、滤波、直流电平位移，以满足A/D转换器对模拟输入信号的要求。
2.高速A/D转换电路设计五．FPGA模块设计本设计的数据缓冲电路采用FIFO存储器。
基于DSP高速数据采集系统
１１ Ａ 数据 采 集 ． Ｄ
图 １ 系统 总 体 结构 框 图
标 准 ＤＰ ８ 封 装 ， Ｉ２ 即插 即用 ； 全 满 足 Ｕ Ｂ ． 完 Ｓ １１标 准 ； ８位 数 据 总线 接 口 ， 口操 作 方 便 ， 接 无 需 任 何 外 接 元 件 ；数据 通 信 速 率 最 高 可 达
位机软件 是由 Ｂ ｒ ｎ ｏ ｌ ｄ公 司 的 可 视 化 编 程 环 境 Ｄｅｐ ｉ 设 计 ａ ｌｈ 来 完 成 人 机 交互 界 面 ，主 要 负 责 对 采 集 系 统 的数 据 进 行 收 集 、 显 示 、 理 和保 存 。 处
１ 系统 硬 件 设计
调 理 电路模 拟 输 入信 号 需 要调 零 ， 拟 信号 通 过控 制 ＩＯ 高 模 ／ 低 电平 输 入 ， 当模 拟 信 号 输 入 为 零 时 ， 过 Ｄ 输 出 对 信 号进 行 通 Ａ
《 业 控 制计 算 机 ｝ ０ １年第 ２ 工 ２１ ４卷 第 １ 期
基于 Ｄ Ｐ高速数据采集系统 Ｓ
Ｈｉ ｈ ｓ ｅ ｄ Ｄａ ａ Ａｃ ｉｉｏ ｙ ｔ ｍ ｓ ｄ ｏ Ｐ ｇ － ｐ ｅ ｔ ｑｕｓｔ ｎ Ｓ ｓｅ Ｂａ ｅ ｎ ＤＳ ｉ
刘士 影 吴 学 杰 胡 志群 （ 西南交通大学牵引动力国家重点实验室， 四川 成都 ６０３ ） １０ １
ｈ 一＝二 ： 一 。 ］ 。
该 高 速 数 据 采 集 处 理 系 统 主 要 包 括 高 速 Ａ Ｃ、 控 制 器 、 Ａ Ｄ 微 Ｄ
转 换 器 、调 理 电 路 、
—— 甲 ．ＬＩ ～ 蹄｛ 一 Ｄ ＿— ） 一ｒ — ｛ 关 ● Ｓ ；
１ ｒ ！
Ｌ ｔｃ ａｔ ｅ公 司 生 产 的 ｉｐ Ｓ １ ３ Ｅ 可 在 系 统 可 编 程 ， 为 Ｄ Ｐ ｉ ｓＬｌ ０２ ， 做 Ｓ
基于SOPC的高速数据采集系统设计
Ｈｉ ｈ－ ｐｅ ｄ Ｄａ ａ Ａ ｃ ｕ ｓ ｔｏ Ｓ ｓ ｅ ｓ ｄ ｏ ＯＰＣ ｇ ｓ ｅ ｔ ｑ ｉ ｉｉ ｎ ｙ ｔ ｍ ｂａ ｅ ｎ Ｓ
Ｌ Ｗｅ ｃ ａ ，Ｐ ｎ ａ ｇ Ｌｕ Ｙ ｎ ， ｉ ｉ ｈ ， ｉ ｉ Ｌ ｉ ｉ ｎ ｈ ｏ ｕＮａ ｊ ｎ ， ｉ ａ ｇ Ｌ Ｘａ ｕ Ｌ Ｘ ａ ｅ ｉ ｏ ｏ
基于Ｓ Ｐ 的高速数据采集系统设计 ｏ Ｃ
李 文超 蒲 南江 刘洋 李 小虎 李 晓雷
Байду номын сангаас
（ 大 学仪 器科 学与动 态测 试教 育部 重点 实验 室 山西 太原 ００ ５） 中北 ３（ １ １
摘要 ： 计了一种 ｖＦ 设 ￣ ＰＧＡ为载体 的Ｓ Ｃ￣存储 式低 成本数 据采集 系统 ， 分析ＭＡｘ１（ 模数 转换器特性 及转换 时序的基 础上， ， ＯＰ 在 ３） ８ 完成 Ｔ ＡＤＣ￣ 连接 及其外围电路 设计。通过 编程 Ｆ ＧＡ内部 软核处理 器ｍｉｒ ｂａ ｅ 自定 义数据 采集Ｉ 核控制整 个系统的时序状 态 ， Ｐ ｃｏ ｌｚ 和 Ｐ 实现处理 器和硬件控制器为核心 的数 据采集 系统。 实验结果 表明， 该设计 能够实现低 成本 高速 采集 ， 路 同时采集速 度ｉ Ｄ １Ｍｂｓ 多 ｇ ］ ． ６ ／ 并使 用闪速 存 储器Ｆ Ａ Ｈ实现 高速存 储。 ， Ｌ ｓ 关键词 ： 据采集 Ｆ ＧＡ 闪速存 储 器 Ｓ Ｃ 数 Ｐ ＯＰ 中图分类号 ： ２ ３ ＴＰ ７ 文献 标识码 ： Ａ 文章 编号 ： ０ ７ ９ １ ２ １） ６ ０ ７ — ２ １０ — ４６（ ０ １ ０ — ０ １ ０
ｅ ｉｅ ｓ ｔ ｍ ｉ ｉ ｎｔ ｒ ｙｓｅ ｔｍ ｎｇ ｔ ｔ ．Ａ ｓｔ ｓａｅ ｈｅ Ｃｏｒ ｏｃ ｓ ｏｒ ａ ｅ ｏｆＰｒ ｅ ｓ ｎｄ ｈａｒ ｄｗ ａ ｅ Ｃ ｒ ｏｎｔ ｏｌｅ ｓＣ ｎ ｅａ ｉ ｅ ｉｓｄａ ａ ａ ｒ ｌ ｒ ａ ｒ ｌｚ ｔ ｔ ｃｑｎｉｉｉ ｙｓ ｅ ｓｔｏｎ ｓ ｔ ｍ ． Ｔｈｅ ｅ ｘｐｅ ｉ ｒ — ｍ ｅ ａ ｒ ｕｌｓ ｓ ｗ ｔ ｔ ｔ ｄｅｓｇｎｅ ｓ ｔ ｍ ｃ ｎ ａ ｈｉ ｗ ｅ ｏｗ —ｃ ｔ ｈｉ ｎｔ ｌ ｅｓ ｔ ｈｏ ｈａ ｈｅ ｉ ｄ ｙｓ ｅ ａ ｃ ｅ ｌ ｏｓ ｇｈ—ｓ ｅ ａ ｑｕｉｉｉ ｐｅ ｄ ｃ ｓｔｏｎ．Ｍ ｕｌｉ ｅ ｉ ｕｌａｎｅ ｔｐｌ ｓ ｍ ｔ ｏｕｓ ｃ ａ ｑｕｉｉｉ ｓｔｏｎ
高速数据采集系统的设计
钟 有 效 ，后 ０ ５ 空 闲 采 样 ，量 化 精 度 为 １ ｂｔ ．ｓ ２ ｉ。量 化 后 的数 字 量 经 过 通 道 选 择 传 送 到 乒 乓 ＲＡＭ 中 ，再 以 １０ ｐ ２ Ｍｂ ｓ的 数 据 率 在 Ｉ 周 期 时 间 内 平 稳 输 出 ， ｓ的
利 用 Ｆ ＧＡ 给 输 出 数 据 加 入 帧 同 步 码 和 行 同 步 码 ， Ｐ 经数 据采集 卡送入到 Ｐ Ｃ机 中 显 示 。 数 据 采 集 系 统 的 结 构 如 图 １所 示 。
摘 要 ：文 中结合数据采集在航 天遥感 中的应用 ，介 绍了采用 Ｆ ＧＡ和 Ｓ Ａ 来 设计数 据采集 系统 的方 案。此 Ｐ ＲＭ 种 设计 方案结构灵活 、控 制简单 、可靠性高 。基 于高速 电路 中易 出现 的噪声和 干扰 ，讨 论 了抑 制干扰 的一 些措
施。
关键词 ：现场 可编程 门阵列 ；高速数据 采集 ；干扰
吴
量 ：高速数 据采 集 系统 的设 计
由 于 通 道 数 只 有 ２路 ， 因 此 直 接 取 其 数 字 量 的
第３ 期
高 １ ｂ ｔ 人 ＦＰ ２ ｉ送 ＧＡ 中 ，利 用 ＦＰ ＧＡ 内部 的 资 源 生 成 锁存器 进 行 两 路 数 据 的合 并 ，这 样 提 高 了集 成 度 ，减 少 了 外 围 的 器 件 数 量 。两 路 锁 存 器 的 时 钟 均
— ～［ — 匝 ） —ｌ ＝ Ｄ
ｉ —Ｉ／ １ — — 墅 —◆ ＾ｕ —／ —
图 ｌ 系统 的硬件结 构
２ 基 于 Ｆ ＧＡ 的 硬 件 设 计 Ｐ
Ｆ ＰＧＡ 灵 活 无 限 制 的 结 构 和 可 重 复 编 程 的 特 性 可 以 为 设 计 者 提 供 灵 活 多 变 的 选 择 ，它 具 有 集 成 度 高 、体 积 小 、 功 耗 低 、 控 制 简 单 的优 点 ，可 以集 数 据 采 集 、传 输 、处 理 、 通 讯 于 一 体 。 因 此 ，在 只 需 要 简 单 的数 据 处 理 的情 况 下 ， Ｆ ＰＧＡ 能 够 提 供 比专
基于嵌入式的多通道高速数据采集系统徐航
摘要:给出了一种多通道高速数据采集系统的设计方法，与传统的采用ISA 总线的采集卡相比，具有速度快、精度高和实时性好的特点。
本设计采用了比较常用的FPGA、高速AD9051、高速FIFO 等实现了高速采集系统，用DMA 控制技术将采集到的数据直接存储到高速FIFO 中，再由单片机将数据读出，并通过USB 端口传到上位机中,最后用LabVIEW 软件开发的界面进行数据的显示和分析。
实验表明该采集系统有通信速度快，可靠，增益可调，可连续采样等特点，更加适合应用于测试系统。
关键词:高速数据采集系统；FPGA；高速FIFO；LabVIEWAbstractAbstract:This paper presented a method of designing multi-channel high-speed data acquisition system ,which with faster speed,higher precision and better real-time compared to the traditional data acquisition card that use of the ISA bus .This design uses a relatively common FPGA,high-speed AD,high-speed FIFO and 51MCU to form a data acquisition system .The collect-ed data is stored directly into the high-speed FIFO by DMA control technology,then microcontroller read out data and transmit-ted to PC through the USB port ，PC display and process the data in the interface developed by LabVIEW .Experiments show that the acquisition system has fast communication speed,performance,adjustable gain,continuous sampling features and so on,it ’s more suitable for the test system.words Key words:High-Speed Data Acquisition system ；FPGA ；High Speed FIFO ；LabVIEW 中图分类号:TP73文献标识码:B文章编号:1001-9227(2013)-01-0148-03基于嵌入式的多通道高速数据采集系统徐航１，罗巍２（1四川大学电气信息学院四川成都，610065）（2浙江大学电气学院浙江杭州，310027）收稿日期:2012-10-25作者简介：徐航（1987-），男，硕士研究生，研究方向为电子技术应用。
高速数据采集与处理系统设计与验证研究
高速数据采集与处理系统设计与验证研究摘要：高速数据采集与处理系统在许多领域中具有重要的应用，如通讯、工业控制、医疗诊断等。
本文旨在通过设计与验证研究，探讨高速数据采集与处理系统的各个组成部分及其相互之间的关系，以及如何优化系统性能。
该研究可为高速数据采集与处理系统的设计与应用提供理论依据和实践指导。
1. 引言高速数据采集与处理系统是指能够以高速率采集大量数据并进行实时处理的系统。
在许多领域中，如科学研究、工业控制、医疗诊断等，高速数据采集与处理系统都起着关键作用。
然而，由于数据量大、采样频率高，对系统的设计与验证提出了很大的挑战。
2. 高速数据采集系统设计高速数据采集系统的设计包括硬件和软件两个方面。
硬件方面主要包括采集设备的选择和配置、模拟电路设计、高速采样模块的设计等。
软件方面主要包括数据采集控制程序的设计和开发、数据传输协议的制定等。
2.1 采集设备的选择和配置在设计高速数据采集系统时，首先需要选择合适的采集设备。
常见的采集设备有采集卡、采集模块和数据采集仪器等。
根据实际需求，选择具有高采样率、高精度和稳定性的采集设备。
2.2 模拟电路设计模拟电路设计是高速数据采集系统设计的重要组成部分。
通过合理设计模拟电路，可以保证从传感器或信号源输入到采集设备的信号质量。
常见的模拟电路设计技术包括放大器设计、滤波器设计和抗干扰设计等。
2.3 高速采样模块的设计高速采样模块是高速数据采集系统中的核心部分，它负责将模拟输入信号转换为数字信号，并通过总线接口传输给处理部分。
高速采样模块的设计需要考虑采样率、分辨率、存储容量等因素，并采用合适的数模转换器和存储器。
3. 高速数据处理系统设计高速数据处理系统设计主要包括数据接收、数据处理和数据存储三个环节。
3.1 数据接收数据接收是指将高速采样模块采集到的数据传输到数据处理部分。
在数据接收过程中，需要考虑数据传输速率、数据稳定性和数据完整性等问题。
常见的数据传输技术有PCIe、USB和以太网等。
基于DSP的高速多通道同步数据采集系统
基于DSP的高速多通道同步数据采集系统摘要：本文介绍了一种基于DSP的高速多通道同步数据采集系统。
该系统采用高精度的ADC和FPGA作为数据采集和处理的核心部件，通过DMA传输实现了多通道同步数据采集，并可以通过网络接口将采集的数据实时传输到上位机。
实验结果表明，该系统具有高精度、高速率和高可靠性等优点，可以满足对多通道同步数据采集的高要求。
关键词：DSP；高速多通道；同步数据采集；DMA传输；网络接口1. 引言在科学研究、医学诊断、工业控制等领域中，对数据采集系统的要求越来越高。
随着科学技术的不断发展，现代数据采集系统的要求也变得越来越高。
要求数据采集速度快、采集精度高、可靠性强、系统稳定性好。
因此，如何设计一种高速、高精度、高可靠性的多通道同步数据采集系统成为研究的热点之一。
2. 系统框架基于上述需求，本文设计了一种基于DSP的高速多通道同步数据采集系统。
该系统的部件结构如下图所示：其中，ADC为数据采集部分，FPGA为数据处理部分，DSP为数据管理和传输部分。
3. 数据采集部分数据采集部分采用高精度的ADC为核心部件。
该ADC采用的是16位的Sigma-Delta型ADC，采样率可达到100kSPS，可以满足多通道高速同步采集的要求。
为了实现多通道同步采集，采集部分还需要将多个通道的信号进行采集，并进行同步处理。
实现该功能需要向FPGA发送同步信号。
为了避免信号在传输过程中的延迟造成的误差，我们使用了双向同步FIFO，并设置了一些额外的同步逻辑来确保采集的信号可以达到很高的同步精度。
4. 数据处理部分数据处理部分采用FPGA作为核心部件。
该FPGA可以对采集到的数据进行在线实时处理。
在此过程中，FPGA实现了信号滤波、频率分析、功率谱分析、时域分析等多种功能。
这些功能可以满足不同领域的数据处理要求。
5. 数据管理和传输部分数据管理和传输部分采用DSP作为核心部件。
DSP主要负责管理数据的存储和传输。
高速远程数据采集系统设计
:)7;<= 第 二 代 产 品 可 以 支 持 #J""%NFH 的 传 输 速率，支持 O 位、 #> 位 、 @! 位 数 据 接 口 ， 性 能 大 大 提 高 。当 然 基 于 : ) 7 8 ; < = 设 计 通 讯 产 品 难 度 相 对 要 大 一 些， 应 用 :)78;<= 传 输 系 统 需 要 比 较 复 杂 的 外 部 状 态
! 数据采集系统方案
基于计算机的数据采集系统可以依据与计算机 的 接 口 不 同 而 分 类 。 以 目 前 工 程 应 用 来 看 ， 基 于 (+$ 总线的系统虽然带宽足够低速采集使用， 但是由于主 板 生 产 商 趋 向 于 不 再 支 持 (+$ ， 面 临 被 P+D 接 口 产 品 取 代 的 趋 势 。 而 高 速 数 据 采 集 系 统 主 要 还 是 基 于 -&( 总线传输数据。这主要是 由 于 -&( 总 线 相 对 于 其 它 总线有以下几个优点： ・-&( 总 线 得 到 了 广 泛 的支持； ・ -&( 总 线 目 前 @!D;Q ，
每 接 收 >? 个 数据如果误码 指示小于 @， 则保持本状态 否则跳转下 一状态
每 接 收 >? 个 数据如果误码 指示小于 @， 则保持本状态
时钟校正后跳入 错误检测状态
:)78;<= 是 &EF5GHH 公 司 的 高 速 长 距 离 点 对 点 串 行
通 信 产 品 系 列 。 符 合 *0D I$+( 、 $7% 、 +%-7/ I!JB% 、 用于构建符合这些标准的通讯产品的 /+&)K 等 标 准 ， 物 理 层 。 标 准 的 :)7L;<= 产 品 数 据 传 输 速 率 范 围 为 支持同轴电缆、 双绞线以及光纤接口。 #>" M ?"" %NFH ， 传 输 距 离 与 传 输 介 质 有 关 。用 双 绞 线 以 及 同 轴 电 缆 可 以 传 输 #""MJ""A， 光纤传输可以达到数公里。具体工 作原理是： 在发送端将八位输入数据串行输出， 接收端 重 新 组 合 。发 送 端 无 有 效 数 据 时 自 动 发 送 空 数 据 ， 接收 端根据码流自动恢复时钟。外部逻辑可以监视恢复时 钟是否失同步，一旦失同步即可控制接收端重新同步 时 钟 ， 而 且 :)78;< = 产 品 的 一 大 特 点 是 可 以 实 现 数 据 流与指令流的分离。 实际 :)78;< = 的 理 论 误 码 率 为 零 ， 误码来自于内部时钟失同步以及外部环境电磁干扰。
基于以太网的高速数据采集系统设计
硬 件 Ｓ ＩＰ Ｍ 、 Ｃ、 时 器 等 众 多 外 围 部 件 ， Ｐ 、Ｗ ＡＤ 定 可
时达到 １ Ｍｂ ｓ ０ ｐ 的速 率 ； 内置 １ ＫＢ的 Ｓ ＡＭ； 持 ６ Ｒ 支 ８１ ／ ６位数据 总线 ， 个 中断 申请 线 以及 １ 个 Ｉ０ 基 ８ ６ ／ 地址 选择 ； 支持 ＵＴＰ ＡＵＩＢ Ｃ 自动检 测的特点 。 、 、Ｎ 结合上 述 两 种 器件 的 优点 ， 发 以 ＡＲ 为 核 开 Ｍ 心 、 有 以太 网接 口的高 速数据采 集和处 理系统 ， 具 为 高速数据 采集 系统 提供 了一种 很 好 的解 决 方案 ， 具 有非常好 的工程应 用 价值和经 济价值 。本文将讨 论 系统结 构 、 Ｐ ２ ９ Ｌ Ｃ ２ ２与 Ｒ ８ １ ＡＳ的软 硬件 接 口 ＴＬ ０ ９ 设 计 以及计 算机采 集软 件的设 计 。
Ｅｈｒｅ Ｉ ｔ ｅｎ ｔ Ｉ与 Ｉ Ｅ ８ ２ ３标 准 ； 双 工 ， Ｅ Ｅ０． 全 收发 可 同
１ 引 言
随着 网络 技术 和信 息 技术 的 日趋 成熟 ， 据采 数
集 系统 日益采 用 网络 通信接 口和手段 。以太 网作为 目前 应用最 广泛 、 长最快 的局域 网技术 ， 到了超 成 得 乎寻 常的发展 。网络 通 信具 有 传输 速 度快 、 可靠 性 高等优点 。因此 ， 研究 基 于 以太 网 的高 速 数据 采集 系统技术具 有很好 的实用价 值 。 Ｌ Ｃ ２ ２是 世 界 首 款 可加 密 的具 有 外部 存 储 Ｐ ２９ 器接 口的 ＡＲ 芯 片 ， 有 零 等 待 ２ ６ 字节 的片 Ｍ 具 ５Ｋ 内 Ｆ Ａ Ｈ， Ｌ Ｓ 具有 ｌ Ｋ字 节的 Ｓ ＡＭ ， ６ Ｒ 芯片 内部具有
高速数据采集与处理系统及其在爆炸与冲击中的应用
一
该
它具 有如 下 特性 较宽
,
采 样 频率 变 化 范 围 千 赫兹 以 上 变 化
2 ) 单通道高 (
10 K
测量 系统 应用 就 不 够方 便 发展
,
从 十 几 赫兹 到
,
随 着 计算 机 特 另 J 是 微 处 理技 术 的蓬勃 l
时 可 程控
并 可 任 意分 频 ;
由微 型 计算 机 通 过数 据 采集板 接
Vm
a a
x
(一 ) 爆破地 震 动 测 试
近年来 制爆破
, ,
/ /
e
e
时刻 时刻
T
:
T
:
起
,
到 最 后 等 于
爆 破技 术 发 展 迅 速
,
城市控
,
Vm
x
止 的 时间长 度
T
,
大量 土 石 方爆 破 日 益 增加
.
爆破
T 1#
地 震 动对 周 围建 筑 物和 结 构 安 全 的影 响是 个 重 要 的研 究 课题 制成 功后
,
总之
,
利 用 已广 泛
、
机一 显 示
打印
、
绘图设备
.
这套系 统较
,
使 用 的 微 型 计算 机 种 应 用 软件
,
配上 接 口 电路 以 及 各
好 地 解 决 了爆 炸 领 域 中瞬 态信 号 高速 瞬 态 信 号 的捕 捉与 获 取 具 有 很高 的 采样 频 率 其传 送 速 度 很 慢
。
尤其 是
速度和
系统 的 实 时控 制能 力 也
,
精度
很弱
另外
现代高速、超高速数据采集系统关键技术的研究
与传统的 中、 低速 Ｄ Ｓ相 比， Ａ 高速及超高速 Ｄ Ｓ Ａ 有其特殊性 。 首先 ， 于采样率高到一定程度的系统 ， 对 很难用 软件 和常 规 的微机 接 口对采 样 、 转换 过程 进 行 控制［ 在 这种 情况 下 ， 常用 硬件实 现转换 过程 ６ １ 。 通
由于高速 Ｄ Ｓ主 要处理高 频模 拟信号 ， Ａ 这种信
号对 噪声 和干 扰很敏 感 ， 以信 号调 理技 术在 高速 所 数据采集 系统中是非常关键 的一部分 。 另一方面信号 调 理 电路 与 Ｄ Ｓ应 用 的器件 和应用 场 合等 各个 方 Ａ
模
拟
式 微 控 制 器
信
号
Hale Waihona Puke 输 出 面都有关 系 ， 选择合 适的信号 调理器件 ， 合理 的系统 结 构 和 合 理 的 Ｐ Ｂ板 设 计 等 对 信 号 调 理 都 很 重 Ｃ
要。 在设 计 时需要 认真 设计 Ａ Ｃ的前 端 电路结 构 、 Ｄ
图 ２ 基 于嵌 入 式 微 控 制 器 ＤＡＳ结构 框 图
频 响特 性 、 时延特 性 、 抗干 扰能 力 等方 面 ， 能保 证 才
的控 制 和采 样数 据 的 同步 ； 次 ， 果 系 统 的实 时 其 如
维普资讯
研究与设 计
朱六 妹等 ： 代 高 速 、 高 速 数 据 采 集 系 统关 键 技 术 的研 究 现 超
第 ７期
３２ Ａ Ｄ 转 换 技 术 ［ ０ ． ／ ９］ － １
相 比， 这种 架 构的数 据采 集 可靠 性高 、 数据 不丢 失 、
高速同步数据采集卡(系统)原理
16位，12通道，500K，同步，数据采集卡YG-EB1309用户手册1. 概述YG-EB1309高精度数据采集卡适用于提供了PC104 总线的嵌入式微机。
其操作系统可选用经典的MS-DOS、Linux或目前流行的 Windows 系列等多种操作系统。
YG-EB1309高精度模入接口卡安装使用简便、功能齐全。
其A/D 转换启动方式可以选用程控频率触发、程控单步触发、以及外部时钟同步触发等多种方式。
A/D转换后的数据结果通过先进先出存储器（FIFO）缓存后由PC104总线读出。
为方便用户，本卡还提供了符合TTL电平的8路数字量输入和24路数字量输出信号通道。
2. 主要技术参数2.1模入部分2.1.1输入通道数：12路同步2.1.2 输入信号范围：±2.5V；±5V；±6V；±10V；±12V；2.1.3 输入阻抗：≥10MΩ2.1.4 输入通道选择方式：12通道同步2.1.5 A/D转换分辩率：16位2.1.6 A/D最高转换速率：500KHz2.1.7 A/D采样程控频率：1KHz/5KHz/10KHz/50KHz/100KHz/200KHz/500KHz/外部时钟2.1.8 A/D启动方式：程控频率触发/程控单步触发/外部TTL信号触发2.1.10 FIFO存储器容量：20K×16bit（全满）/10K×16bit（半满）2.1.11 数据读取识别方式：FIFO半满查询/FIFO非空查询/FIFO半满中断2.1.12 系统综合误差：≤0.02％ F.S2.2 开关量部分2.2.1 输入路数：8路TTL电平2.2.2 输出路数：24路TTL电平2.3 电源部分2.3.1 支持外部电源输入或PC104接口取电。
2.3.2 功率：+5V(±10％)≤500mA2.4环境要求：工作温度：10℃～40℃相对湿度： 40％～80％存贮温度：-55℃～+85℃2.5 外型尺寸：长×高＝90mm×96mm3. 工作原理YG-EB1309高精度模入接口卡主要由高速高精度放大电路、高精度模数转换电路、先进先出(FIFO)缓冲存储器电路、开关量输入输出电路和接口控制逻辑电路等部分组成。
高速数据采集系统的设计
⑤ ＡＸ１ １在 与 ＡＤ Ｐ １ １等 ＤＳ 接 口 ２ Ｓ ２０ Ｐ 中， ＤＳ ２ ０ Ａ Ｐ １ １可 接 收 １ 数 据 ， ６位 于是 １ ４位 ＡＤ 转 换数 据 被 时钟 同步 移入 Ｄ Ｐ， 时后 面跟 随 两 Ｓ 同
位尾 随的 ０ 接 口时间关 系见 图二 。 ，
号， 同时将结果数据传给单片机。 为了实现系统功
能 ， 们选择 了 ＰＣ ６ ８７单片 机和 ＭＡＸ１ １ 我 Ｉ １Ｆ ７ ２ 模
数 转 换 器 。Ｐ Ｃ ６ ８ ７单 片 机 是 美 国 Ｍｉ ｏｈｐ Ｉ１Ｆ ７ ｃ ｃｉ ｒ
公 司生 产 的中级 产 品， 用 Ｒ Ｓ 采 Ｉ Ｃ精 简 指 令 集、 哈
张 炜 贾 丽 娟 蒋 侃 锁
长 岭 电 子 科 技 公 司 工 艺 技 术 处 李 自红
摘
要 ： 某高速测试 系统 中， 了采集 多路在 一４ Ｖ ＋４ ５ 快速 变化的 电压信 号， 在 为 ２ ．Ｖ 系统 采用 ＰＣ单 片机 、 Ｘ３ ８ Ｉ ＭＡ ７ 、
Ｐ ＧＡ２ ３ＭＡＸ１ １ ０、 ２ 等构成硬 件电路 ， 通过单片机软件控制信号的采集、 转换 ， 并将结果传输给单片机 。 文章介绍 了ＭＡＸ１１ ２
点。
佛 总 线 结 构、 嵌入 式 闪存 以 及 多路 Ａ／ 转 换 器 。 Ｄ
维普资讯
２０ ０ ７年第 四期 ２ 、电路 时钟频率 Ｓ ＤＡＴ 管 脚来观察 分析一 帧一帧 的输 出数据 。 Ａ
ＭＡＸ１１可与 大多 数 流行 的 Ｄ Ｐ、 Ｓ 、 ２ Ｓ ＡＤ Ｐ 单 片机 的串行 接 Ｉ直接 连接 ， ： Ｉ 该输 入可 以接 收 ＴＴ Ｌ
④ ＭＡＸ１ １与八 位 单 片 机 连接 以 Ｓ Ｉ ２ Ｐ 方式
高速图像数据采集与处理系统的硬件设计
唐红雨陈迅随着科学技术的高速发展，图像数字化处理的应用领域也越来越广泛。
数据量大是图像数据的一大特点，数据传输速率高是其另一个特点，特别是对于一些转瞬即逝的图像信息，常规的软件不能及时处理，因此必须要采用硬件设备来加速图像处理过程。
ＤＳＰ近些年来发展迅速，它具有一系列优点使得高速图像处理系统广泛采用ＤＳＰ来实现。
本系统的核心器件为ＤＳＰ和可编程器件ＣＰＬＤ：ＣＰＬＤ在系统中主要用于控制方面，而ＤＳＰ主要用来进行图像数据的处理。
硬件部分是系统的一个重要部分，硬件电路中器件的选择以及器件的功能和特性，尤其是器件的速度、稳定性、功耗等直接影响着系统实时性的实现以及它的性能。
ＴＭＳ３２０Ｃ５４１０芯片特点数字信号处理器是利用专门或通用的数字信号处理芯片以数字计算的方法对信号进行处理，具有处理速度快、精确、抗干扰能力强及可靠性高等优点，满足对信号实时处理及控制的要求。
本系统中采用的ＤＳＰ芯片是美国德州仪器公司推出的定点数字信号处理芯片ＴＭＳ３２０Ｃ５４１０，它具有改进的哈佛结构，丰富的指令集、较大的存贮空间和较快的运算速度，多流水线操作等优点，广泛用于图像处理、语音分析、通信工程等领域。
在ＤＳＰ处理中，频率为４０ＭＨｚ的晶振接到Ｃ５４１０的Ｘ２／ＣＬＫＩＮ引脚（Ｘ１空着不接），则Ｃ５４１０内部的机器周期约为２５ｎｓ，当外部存储器的存取时间小于２５ｎｓ时，Ｃ５４１０可进行零等待的存取。
Ｃ５４ｘ内部的相同步逻辑ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｇｉｃ）兼有频率放大和信号提纯的功能，用高稳定的参考振荡器锁定，可以提供高稳定的频率源。
所以，Ｃ５４ｘ的外部频率源的频率可以比ＣＰＵ的机器周期ＣＬＫＯＵＴ的速率低，这样就能降低因高速开关时钟所造成的高频噪声。
系统硬件设计如图１所示，ＤＳＰ之前的硬件处理是一个视频图像的采集过程，图像数据具体处理的实现是在ＤＳＰ中进行的。
视频图像信号经摄像头输入后，分两路进行视频预处理和信号放大。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
目录1系统摘要 (2)2系统设计理论 (2)3系统设计方案 (4)3.1AD7891高速数据采集系统 (4)3.1.1 AD7891结构及功能 (4)3.1.2工作时序和极限参数 (5)3.1.3 AD7891的应用 (6)3.1.4 AD7891与微处理器的接口 (8)3.2PCI-1714高速数据采集系统……………………………….…,,,.93.2.1 PCI- 1714 功能结构和特点 (9)3.2.2 PCI- 1714的系统构成..............................,.. (10)3.3基于AT89C51的数据采集通信系统设计 (12)3.3.1系统硬件设计 (12)3.3.2系统软件设计 (14)4各种方案的比较 (16)5心得体会 (17)6参考文献 (18)1.系统简介随着数字技术的飞速发展，高速数据采集系统也迅速地得到了广泛的应用。
在生产过程中，应用这一系统可以对生产现场的工艺参数进行采集、监视和记录，为提高生产质量，降低成本提供了信息和手段。
在科学研究中，应用数据采集系统可以获取大量的动态数据，是研究瞬间物理过程的有力工具，为科学活动提供了重要的手段。
而当前我国对高速数据采集系统的研究开发都处于起步阶段，因此，开发出高速数据采集系统就显得尤为重要了。
所谓高速数据采集系统，是用计算机控制的多路数据自动检测或巡回检测（其对象包括数字和模拟信号），并且能够对数据实行某些处理（包括存储、处理、分析计算以及从检测的数据中提取可用的信息），以供显示、记录、打印或描绘的系统。
在数字技术日新月异的今天，数据采集技术的重要性是十分显著的。
它是数字世界和外部物理世界连接的桥梁。
而随着现代工业和科学技术的发展，对数据采集技术的要求日益提高，在雷达、声纳、图像处理、语音识别、通信、信号测试等科研实践领域中，都需要高精度，高数据率的数据采集系统。
它的关键技术为高速高精度的ADC 技术，高数据率的存储和缓存技术以及系统高可靠性保证等。
通过数据采集技术，科研人员在实验现场可以根据需要实时记录原始数据，用于实验室后期的分析和处理，对工程实践和理论分析探索具有重大意义。
2.系统设计理论整个高速数据系统主要分为四个部分：数据采集部分、数据控制部分、数据处理部分、数据传输部分。
在数据采集部分，主要应用的就是采样定理、模数转换器ADC 及A/D 转换技术。
采用定理说明采样频率与信号频谱之间的关系，是连续信号离散化的基本依据。
具体内容是，频带为F 的连续信号f(t)可用一系列离散的采样值)1(t f ,)1(t t f ∆±,)1(t t f ∆±,……来表示，只要这些采样点的时间间隔F t 21≤∆，便可根据各采样值完全恢复原来的信号)(t f 。
模数转换器ADC 用来把连续变化的模拟信号转换为一定格式的数字量。
ADC 转换器实际上就是一个编码器，输入的模拟量经过信号调理电路，抗混滤波电路进入A/D转换电路，A/D转换电路将模拟信号转为数字信号送入数据处理系统。
A/D转换部分通常包括采样和保持，量化和编码两部分组成。
在数据控制部分，则是利用单片机、CPLD/FPGA。
通常单片机以其控制性能好、数据处理能较好而受到广大电子设计者的青睐，但是其速度较慢，对于高速系统往往感到力不从心，所以单片机在低速要求不高的系统中应用较广。
但是可编程逻辑器件FPGA近几年来的发展速度是惊人的，尤其是在高端产品中，可它的速度很快但其它的控制性能差，软件设计性不强，因此对于要求高速而控制简单的系统其使用就较多，而对于控制复杂的系统其就难以胜任。
近年来，单片机和可编程逻辑器件经常一起出现在系统的控制器中，单片机充分发挥它的控制性能和数据处理能力，而CPLD/FPGA则充分发挥它的高速性，以弥补单片机的速度慢的缺点。
所以在大型系统设中单片机和CPLD/FPGA共同作为控制器是首选，这样可以充分发挥他们各自优点，并且可以弥补对方的不足。
在数据处理部分，常常利用DSP用于完成计算量巨大的实时处理算法，高速总线技术则完成处理结果或者采样数据的快速传输。
或者运用FPGA完成及其复杂的时序和组合逻辑电路功能，适用于高速，高密度的高端数字逻辑设计领域。
在数据传输部分，可以采用ISA、PCI、USB等总线技术。
目前，使用比较广泛的是PCI总线，虽然其有很多优点，但是存在如下严重缺陷：易受机箱内环境的影响，受计算机插槽数量的地址、中断资源的限制而不可能挂接很多设备等。
USB总线由于具有安装方便、传输速率高、易扩展等优点，其中USB2.0标准有着高达4800bps的传输速率，已经逐渐成为计算机接口的主流。
3.系统设计方案3.1 AD7891高速数据采集系统3.1.1 AD7891结构及功能AD7891的内部功能框图如图2.1所示图3.1 内部功能方框图线性和积分输入方面的原因使得其多用于非快速处理过程中也可能正是这种原因使在长时间内没有在继电保护领域中得到应用据分析如果考虑到低通滤波和采样保持时间与传统的响应时间相差无几因此笼统地说只适用于低速处理系统是不客观的当然随着采样频率的提高要求芯片有更高的输出频率这将抬高硬件造价因此从装置的抗干扰能力和软件合理安排等因素考虑系统的采样频率以中低档为宜采用本文所介绍的原理设计的继电保护系统可以在极为恶劣的环境下工作而不会影响其测量的准确度压频变换芯片与计数器以及构成的这套模数转换装置以低价位完成了高价多位普通才能完成的功能所以此装置具有较高的性价比。
AD7891的引脚排列如图2.2所示图3.2 AD7891的引脚排列3.1.2工作时序和极限参数在和各种微处理器接口时可采用串行和并行两种接口模式，其相应的并行和串行工作时序如图2.3图2.4所示,表1 所列为AD7891的极限参数。
图3.3 AD7891的并行工作时序图3.4 AD7891的串行工作时序表1 AD7891的极限参数3.1.3 AD7891的应用3.1.3.1 模拟信号输入AD7891每个模拟信号通道均有两个可供选择的输入信号范围。
AD7891-1的输入信号范围为+-5v正负和正负10v，当输入端Vinxa和Vinxb 相连时，输入模拟信号的范围为正负5v ，当Vinxb 和模拟地相连时,输入模拟信号范围为正负10v,对于正负5v输入信号范围AD7891的输入阻抗为20 千欧，而对于正负10 v 输入信号范围其输入阻抗为34.3千欧。
AD7891-2的输入信号范围为正5v，正2.5v，正负2.5v。
当Vinxb 和模拟地相连时输入信号为5v，当Vinxa 和Vinxb 相连时，输入信号范围为正2.5v 。
当Vinxb 和2.5v 基准电压相连时输入信号为正负2.5v，2.5v 基准电压应是低阻抗输出的基准源。
当使用芯片内部正2.5v 基准源时，应加缓冲级。
对于正5v 和正负2.5v 输入信号, AD7891-2的输入阻抗为3.6千欧；当输入信号为正2.5v 时，输入信号通过多路选择器和并联的两个1.8千欧，电阻流入输入为高阻状态的采样保持放大器。
3.1.3.2 基准电压AD7891既可以使用片内基准源，也可以使用外部基准源，其片内的标称基准输出电压相对基准地为2.5v。
基准输入引脚可以接到基准输出引脚，也可以接到高精度2.5v外部基准电压源，使用外部基准源时，应加缓冲放大器RET OUT/REF IN引脚与RET GND 引脚间应接一个0.1uF的陶瓷去耦电容，REF GND 基准地应和模拟地相连。
3.1.3.3 控制寄存器AD7891有一个6位控制寄存器，寄存器各位分别控制芯片模拟信号通道的选择，模数转换的开始。
待机工作模式选择和输出数据格式，可以通过并行写操作或串行写操作将控制字写入控制寄存器，在芯片刚接通电源时，控制寄存器各位的初始状态均为0，为了将控制字写入控制寄存器，至少需要6个串行时钟周期格式为：其中A2，A1，A0为地址输入端,用来选择多路选择器模拟信号输入通道A2为最高有效位。
通道数N可由下列公式计算确定N = 4A2 + 2A1 + 1SWCONV是软件模数转换开始位,当这一位写入1时,模数转换开始。
SWSTBY为待机模式输入位当这一位写入1时,芯片处于待机模式；写入0时芯片处于正常工作状态。
FORMT为数据格式位，在单极性信号输入时，若该位写入0，则输出的数据格式为直接的二进制码；在双极性信号输入时若该位写入1,则输出的数据格式为二进制补码.3.1.3.4 接地和电源去耦适当接地和电源去耦是模数转换器在采样系统使用设计中应十分注意的问题.AD7891有模拟地和数字地.且应在同一点接地在使用中,系统的模拟地和数字地也应在同一点接地,而且系统的主要接地点应尽可能靠近AD7891,另外，AD7891的两个电源端均应分别接去耦电容，具体接法如图2.5所示。
.图3.5 AD7891电源去耦电路3.1.4 AD7891和微处理器的接口AD7891作为信号采集系统的前端器件,需要和各种微处理器进行接口,AD7891可与各种微处理器实现并行和串行两种方式的接口.具体微电路接法如图6和图7所示.图3.6 AD7891与微处理器的并行接口图3.7 AD7891与微处理器的串行接口3.2 PCI-1714高速数据采集系统3.2.1 PCI- 1714 功能结构和特点PCI- 1714 是一款PCI 接口的高速4 通道同步数据采集卡（功能框图如图 2.6 所示），适用于仪器测试、图像处理、视频数字化处理及声音与振动测试等领域。
其主要特性如下：图3.8 PCI- 1714 功能结构框图1）板卡采样速率可达30 MS/s，支持32 位PCI总线控制DMA数据传送方式；2）使用了4 个相同的电路和12 位高速ADC 用于每个模拟量通道，具有同步采样功能；3）每个通道带有32k 的FIFO 存储区，允许使用者在做极速采样时，有足够的缓冲区可供暂存，确保数据传输具有最佳的速度和数据完整性，便于Win －dows 系统的预处理；4）PCI- 1714 的A/D 转换和配置支持6 种触发模式（软件触发、定时器触发、后触发、预触发、延时触发和匹配触发)，方便客户依需求自行设定；5）提供多种输入范围，包含±5V、±2.5V、±1V、±0.5V等，通过软件调节增益值选择最适合于被测信号的电压范围，各通道增益可独立编程。
6）提供研华专属的板卡装置识别码，当用户同时插入多张板卡时，可做硬件组态设定，轻易辨识每张板卡，便于系统扩展。
3.2.2 PCI- 1714的系统构成基于PCI- 1714 的通用高速数据采集系统结构如图2.7所示，图3.9 基于PCI- 1714 的高速数据采集系统结构框图传感器采集的现场信号经滤波器滤波后进入PCI- 1714 板卡，卡上前端衰减放大电路对信号进行信号调理，调理后的信号进入A/D转换器进行高速模数转换。