MIPS内存管理单元的设计与实现
mips和x86区别
mips和x86区别MIPS和PowerPC是RISC构架，基于Load/Store的内存访问方式，长度固定的指令，流水线结构。
而MIPS是教科书似的RISC构架，使它和其它的RISC构架显得很不同，比如delay slot(对新手来说相当的难),cache管理,TLB管理都需要很繁琐的软件配合，相对来说PowerPC更偏向于向实际应用倾斜，比如有功能强大也让人头痛的移位指令、旋转指令。
而X86，曾经是CISC的典型，不过现在只是RISC的内核披了件CISC的外衣，从Pentium开始，CISC指令在内部被解码成几条RISC指令，即所谓的uOps，然后通过处理器调度机制将指令分配给RISC内核进行。
X86不同于RISC的地方：硬件管理的TLB,长短不一且执行时间也长短不一的指令。
PC服务器与小型机的区别在英文里这两位都叫server(服务器)，小型机是国内的习惯称呼。
pc服务器则主要指基于intel处理器的架构，是一个通用开放的系统。
而不同品牌的小型机架构大不相同，使用risc、mips处理器，像美国sun、日本fujitsu等公司的小型机是基于sparc处理器架构，而美国hp公司的则是基于pa-risc架构，compaq公司是alpha架构，ibm和sgi等的也都各不相同；i/o总线也不相同，fujitsu是pci，sun是sbus，等等，这就意味着各公司小型机机器上的插卡，如网卡、显示卡、scsi卡等可能也是专用的；操作系统一般是基于unix 的，像sun、fujitsu是用sun solaris，hp是用hp-unix，ibm是aix，等等，所以小型机是封闭专用的计算机系统。
使用小型机的用户一般是看中unix操作系统的安全性、可靠性和专用服务器的高速运算能力，虽然小型机的价格是pc服务器的好几倍。
pc服务器一般用的操作系统是安全性、可靠性稍差的windows2000/windows nt4。
MIPS存储管理
MIPS存储管理一.虚拟地址空间地址空间的最大长度与实际可用的物理内存数量无关，因此被称为虚拟地址空间（Virtual Address Space）。
这个虚拟地址空间的大小是由计算机的硬件平台决定的，具体来说是由CPU的位数决定的。
硬件决定了地址空间的最大理论上限，即硬件的寻址空间大小，比如主流的32位处理器（IA32，MIPS，ARM）等能寻址2^32B,即4GB的大小的地址空间（0~0xFFFF FFFF）。
Linux将虚拟地址空间划分为两个部分：内核空间和用户空间。
系统中每个用户进程都有自己的虚拟地址范围，从0到TASK_SIZE。
通常取TASK_SIZE=0xC000 0000，即4GB的底部3GB（0x0000 0000 ~ 0xBFFF FFFF）留给用户空间的进程使用的，顶部1GB（0xC000 0000 ~ 0xFFFF FFFF）留给内核使用。
对于Windows操作系统来说，它的进程虚拟地址空间划分是操作系统占用2GB，用户进程只剩下2GB。
二.MMU那么虚拟内存的底层内存管理机制是怎样的呢？当我们自底向上思考时，关注的主要硬件为TLB（Translation Lookaside Buffer，翻译后备缓冲）。
TLB为虚拟地址(VA)到物理地址(PA) 转换的硬件机构，它是虚拟存储的硬件基础。
当我们自顶向下思考时，该硬件通常称为MMU（Memory Management Unit，内存管理单元）。
虚拟存储的实现需要依靠硬件的支持，对于不同的CPU来说是不同的。
但是几乎所有的硬件都采用一个叫MMU的部件来进行页映射，如图1-7所示。
在页映射模式下，CPU发出的是Virtual Address，即我们的程序看到的是虚拟地址。
经过MMU转换以后就变成了Physical Address。
具体来说，TLB表中的每个表项有一个页的虚拟地址（VPN代表虚拟页号）和一个物理地址（PFN代表物理帧号）。
华中科技大学HUST类MIPS单周期微处理器设计实验报告
类MIPS单周期微处理器设计实验报告专业：班级：学号：姓名：一、微处理器各模块设计各模块的框图结构如上图所示。
由图可知，该处理器包含指令存储器、数据存储器、寄存器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。
图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。
1.指令存储器的设计指令寄存器为ROM类型的存储器，为单一输出指令的存储器。
因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。
（1）在IP wizard 中配置ROM，分配128个字的存储空间，字长为32位宽。
（2）选择输入具有地址寄存功能，只有当时钟上升沿有效时，才进行数据的输出。
（3）配置ROM内存空间的初始化COE文件。
最后单击Generate按钮生成IROM模块。
2.数据存储器的设计数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。
因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。
数据存储器基本建立过程同ROM的建立。
3.寄存器组设计寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。
在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能写入，因此该模块的输入为clk、RegWriteAddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData 必须输出0，否则输出相应地址寄存器的值。
另外，当RegWriteEn有效时，数据应该写入RegWriteAddr寄存器。
并且每次复位时所有寄存器都清零。
代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];integer i;always @(posedge clk)beginif(!reset)beginif(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)regs[i]=0;regs[31]=32'hffffffff;endendendmodule4.ALU设计在这个简单的MIPS指令集中，微处理器支持add、sub、and、or、slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw、lw也需要ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。
OpenMIPS教学版讲解
流水线架构
流水线架构是现代处理器中常见的一种架构，通过将指令执行过程划分为多个阶段， 实现并行处理，提高处理器的执行效率。
OpenMIPS教学版的流水线架构分为取指、解码、执行、访存和写回五个阶段，每 个阶段都有相应的硬件单元进行支持，确保指令执行的快速和准确。
流水线架构能够有效地提高处理器的吞吐量，同时使得处理器更加灵活，能够适应 不同的应用场景。
算平台上实现更快速的计算和推理。
嵌入式系统应用
03
OpenMIPS教学版可以应用于嵌入式系统中，为人工智能传感
器和设备提供强大的计算能力。
OpenMIPS在物联网领域的应用
实时数据处理
OpenMIPS教学版适用于物联网设备中的实时数据处理，如传 感器数据的采集、分析和处理。
低功耗设计
针对物联网设备的低功耗要求，OpenMIPS教学版可以进行优 化，降低设备能耗，延长电池寿命。
实验案例选择
选择具有代表性的实验案 例，如简单的加法器、乘 法器等。
实验案例解析
对每个实验案例进行详细 解析，包括输入输出、算 法实现等。
实验案例实现
根据解析结果，在 OpenMIPS教学版上实现 相应的算法。
实验结果分析
实验结果验证
通过实际运行和测试，验证实验结果的正确性。
结果分析
对实验结果进行分析，包括性能指标、优化空间 等。
数据中心优化
通过OpenMIPS教学版的优化，可以提高数据中心的处理能力和能效， 降低运营成本。
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C语言与汇编的交互
在OpenMIPS教学版中，可以使用内嵌汇编的方式将C语言与汇编 语言进行交互，实现更高效的代码实现。
MIPS指令多周期CPU设计
– MEMread, IRwrite, PCwrite
译码/取操作数 – ALUsrcA=0, ALUsrcB=11,ALUop=00 执行运算 – ALUsrcA=0, ALUsrcB=00,ALUop=00
写回寄存器
– RegDST=1 RegWrite MemtoReg = 0
MIPS的 LW 指令 的执行过程
A 寄 存 器
1
A A L U
Z
PC
0 1
存 A 储 D 器
B 寄 存 器
4
1 0 2 3
B
R
结 果 寄 存 器
DR
1 0
扩展
Clock
Immediate
左移2位
MIPS的 ADD 指令 的执行过程
取指 周期： 执行 周期：
IR←MEM[PC]
PC ←PC+4 C ← A+B
WritePC IODR WriteMEM WriteIR MEMtoREG SE REGds WriteREG ALUsrcA
0
0
指 令 内 容 IR
rs rt
rd
0 1
N1 寄 Q1 存 N2 器 堆 ND DI Q2
A 寄 存 器
1
A A L U
Z
PC
0 1
存 A 储 D 器
B 寄 存 器
4
1 0 2 3
B
R
结 果 寄 存 器
DR
1 0
Immediate
Clock
扩展
左移2位
存储器存指令和数据。 读指令时由 PC 提供地址，读出的指令保存到 IR； 读写数据时由结果寄存器提供地址，读操作的读出数据保存到 DR; 写操作的写入数据由 B寄存器给出。
MIPS
作者点评：MIPS技术公司则是一家设计制造高性能、高档次及嵌入式32位和64位处理器的厂商。在通用方面，MIPS R系列微处理器用于构建SGI的高性能工作站、服务器和超级计算机系统。在嵌入式方面，MIPS K系列微处理器是目前仅次于ARM的用得最多的处理器之一（1999年以前MIPS是世界上用得最多的处理器），其应用领域覆盖游戏机、路由器、激光打印机、掌上电脑等各个方面。
MIPS的系统结构及设计理念比较先进，其指令系统经过通用处理器指令体系MIPS I、MIPS II、MIPS III、MIPS IV到MIPS V，嵌入式指令体系MIPS16、MIPS32到MIPS64的发展已经十分成熟。在设计理念上MIPS强调软硬件协同提高性能，同时简化硬件设计。
中国龙芯2和前代产品采用的都是64位MIPS指令架构，它与大家平常所知道的X86指令架构互不兼容，MIPS指令架构由MIPS公司所创，属于RISC体系。过去，MIPS架构的产品多见于工作站领域，索尼PS2游戏机所用的“Emotion Engine”也采用MIPS指令，这些MIPS处理器的性能都非常强劲，而龙芯2也属于这个阵营，在软件方面与上述产品完全兼容。
MIPS公司设计RISC处理器始于二十世纪八十年代初，1986年推出R2000处理器，1988年推R3000处理器，1991年推出第一款64位商用微处器R4000。之后又陆续推出R8000（于1994年）、R10000（于1996年）和R12000（于1997年）等型号。
MIPS课程设计
MIPS课程设计一、课程目标知识目标：1. 理解MIPS汇编语言的基本概念，掌握其指令集和编程规则。
2. 学会使用MIPS汇编语言进行程序设计，包括顺序、分支和循环结构。
3. 了解计算机内部存储器组织和寻址方式，理解寄存器的作用和用法。
技能目标：1. 能够编写简单的MIPS汇编程序，实现基本算法和逻辑控制。
2. 能够使用模拟器和调试工具进行汇编程序的编译、运行和调试。
3. 能够分析MIPS汇编程序的性能，并进行简单的优化。
情感态度价值观目标：1. 培养学生对计算机硬件和底层编程的兴趣，激发探索精神。
2. 培养学生良好的编程习惯，注重代码规范和逻辑清晰。
3. 增强学生的团队合作意识，提高沟通与协作能力。
分析课程性质、学生特点和教学要求：本课程为计算机科学与技术专业的核心课程，以MIPS汇编语言为载体，帮助学生深入理解计算机硬件和软件的交互原理。
学生具备一定的编程基础，但大部分学生对硬件层面了解较少。
教学要求注重理论与实践相结合，强调动手实践和问题解决能力。
根据以上分析，课程目标分解为以下具体学习成果：1. 学生能够独立编写并运行简单的MIPS汇编程序。
2. 学生能够通过调试工具分析汇编程序的执行过程，找出并修复错误。
3. 学生能够以小组形式完成一个综合性的汇编程序项目，展示对知识点的掌握和团队协作能力。
二、教学内容1. 引言：计算机硬件与汇编语言概述，介绍MIPS汇编语言的发展和应用场景。
- 章节关联：课本第1章 计算机硬件基础2. MIPS汇编语言基础：- 指令集与寄存器- 数据表示与存储器寻址- 章节关联：课本第2章 MIPS汇编语言基础3. MIPS汇编程序设计：- 顺序程序设计- 分支程序设计- 循环程序设计- 章节关联：课本第3章 程序设计基础4. MIPS汇编程序调试与优化：- 使用模拟器和调试工具- 性能分析- 简单优化技巧- 章节关联：课本第4章 程序调试与优化5. 综合项目实践：- 小组项目任务分配与协作- 项目需求分析、设计与实现- 项目展示与评价- 章节关联：课本第5章 综合项目实践教学内容安排与进度：第1周：引言，计算机硬件与汇编语言概述第2-3周：MIPS汇编语言基础第4-5周：MIPS汇编程序设计第6周：MIPS汇编程序调试与优化第7-8周：综合项目实践三、教学方法本课程采用以下多样化的教学方法，旨在激发学生的学习兴趣，提高主动性和实践能力：1. 讲授法：- 用于讲解MIPS汇编语言的基本概念、指令集、编程规则等理论知识。
处理器结构与操作系统相关(MIPS为例)
无效虚地址（BadVaddr） 无效虚地址（ ）
保存引发异常的地址（ 异常， 之外， 保存引发异常的地址（MMU异常，用户访问 异常 用户访问kuseg之外， 之外 地址未对齐）。 地址未对齐）。
- 11 -
CPU控制寄存器
Config Register
CM: 设为 表示主设备 检查器 设为1表示主设备 表示主设备/检查器 EC: 时钟分频 EP: 数据传输模式 SB: 片外二级缓存块的大小 SS: 控制片外二级缓存块指令和数据空间统一还是分立 SC: 二级缓存使能 SM: 多处理器缓存一致性配置 BE: CPU尾端 尾端 EM: 数据检验模式，1：ECC；0：奇偶校验 数据检验模式， ： ； ： IC/DC: 一级指令 数据缓存大小 一级指令/数据缓存大小
- 26 -
异常处理
软件中实现中断优先级
1. 软件中每个中断源都属于某个优先等级（IPL）； 软件中每个中断源都属于某个优先等级（ ）； 2. CPU运行在最低优先级，任何中断允许； 运行在最低优先级， 运行在最低优先级 任何中断允许； 3. CPU运行在最高优先级，任何中断禁止； 运行在最高优先级， 运行在最高优先级 任何中断禁止； 4. 任意 任意IPL上，分配到该级和更低优先级的中断被禁止，而 上 分配到该级和更低优先级的中断被禁止， 更高优先级的使能，同一级的不同中断先来先服务； 更高优先级的使能，同一级的不同中断先来先服务； 5. IPL和被运行代码相关：任意一段代码以固定 和被运行代码相关： 执行； 和被运行代码相关 任意一段代码以固定IPL执行； 执行 6. 如果不在最低优先级并且没有更高优先级中断活跃时，中 如果不在最低优先级并且没有更高优先级中断活跃时， 断返回被中断的代码，如果在最低优先级可能会进行任 断返回被中断的代码， 务调度来实现CPU共享。 共享。 务调度来实现 共享
第二章 MIPS体系结构
2.4 加载与存储：寻址方式
lw $1,offset($2) offset：有符号16位数字（-32768~32767），前后各32K 加载所需地址=offset+$2寄存器的值
2.5 存储器与寄存器的数据类型
（1）字节byte和halfword的加载方式
第二章 MIPS体系结构
2.1 MIPS汇编语言风格
#：注释 ;：一行中多条指令用分号隔开 :：单词后面跟着冒号指标号，代码中的入口点和命名 数据区的一个存储位置 三种指令格式（所有指令都是32位）： R类型 I类型 J类型
（1）R型指令（从寄存器堆中取出两个操作数，
计算结果写回寄存器堆）
6bits
核心态：CPU可以存储地位地址，和用户态一样，地址 做同样的转换。
模拟32位 指令 时寄存器存放 的是32位值的 64位符号扩展。
2.9 流水线可见性
(1)分支延迟
分支延迟槽中指令即使跳转成功也会执行。MIPS II引入可能 分支branch-likely指令，延迟槽中指令仅在分支被接受的情况下 执行。
（4）kseg2：0xC000_0000~0xFFFF_FFFFf（1G）
核心态下使用，需MMU转换。
若需要512M之上的物理地址空间，可以设置存储器 管理单元TLB（第六章） 或使用64位CPU的额外空间。 用户态：用户地址经MMU转换成物理地址，2G以上程 序地址是非法的，某些指令（如CPU控制指令）是非法 的
（3）kseg1：0xA000_0000~0xBFFF_FFFF（512M）
最高三位清零映射到低端512M的物理地址，unmapped， uncached。唯一一个系统重启能正常工作的地址空间，复位入 口地址0xBFC0_0000，相应物理地址0x1FC0_0000。存储初始的 程序ROM或用作I/O寄存器。
MIPS 中文学习手册
对於熟悉汇编语言但不熟悉 MIPS 的读者，下面是一些例子。
/* this is a comment */ #so is this
entrypoint: #this's a label
其他方面，所有的寄存器都是一样的。可以被用在任何一个指令中(你也可以用$0 作 为一个指令的目标寄存器。当然不管你存入什么数据，数据都消失了。)
MIPS 体系结构下，程序计数器不是一个寄存器，其实你最好不要去那样想。在一个 具有流水线的 CPU 中，程序计数器的值在一个给定的时刻有多个可选值。这一点有点 迷惑人。jal 指令的返回地址跟随其后的第二条指令。 ... jal printf move $4, $6 xxx # return here after call
addu $1, $2, $3 # (registers) $1 = $2 + $3
与大多数汇编语言一样， MIPS 汇编语言也是以行为单位的。每一行的结束是一个指 令的结束，并且忽略任何“#”之后的内容，认为是注释。在一行里可以有多条指令。 指令之间要用分号“；”隔开。
一个符号(label)是一个后面跟着冒号“：”的字。符号可以是任何字符串的组合。 符号被用来定义一段代码的入口和定义数据段的一个存储位置。
在计算世界中, "体系结构"一词被用来描述一个抽象的机器,而不是一个具体的机器 实现. 这一点非常有用的, 用来区分在市场广告上已经被滥用的"体系结构"这个术 语. 读者有可能不熟悉"抽象描述",但其概念其实很简单.
当然，如果你是一个喜欢在 滑的路上开快车的司机，前轮还是后轮驱动就很有所谓 了。计算机也是如此。如果你需要高性能计算，一个计算机的具体参数与实现对你 就很重要了。
BUAA-OS-lab2MIPS操作系统之内存管理
BUAA-OS-lab2MIPS操作系统之内存管理OSlab2学习笔记：笔者注：以下内容为笔者在学习BUAA_OS_lab2中遇到的诸多迷惑，以及对代码的理解，整理如下。
为⽅便注释需要，可能包含部分源码（）学习重点\include:queue.h pmaph mmu.h\mm pmap.cTLB、cache、MMU、页表等存在的位置是怎样的？有什么关系？（结合访存过程谈）TLB是快表，⼀种寄存器，单独存在，不在CACHE也不在主存中。
cache是⾼速缓冲寄存器，位于CPU和内存之间。
MMU是内存管理单元，负责内存翻译（即把逻辑地址翻译为物理地址），也是单独存在。
页表位于主存中，是主存的⼀部分。
访存过程：1. CPU提供的是虚拟地址，需要转换为物理地址后才能得到数据实际存放位置。
2. 虚页号和实页号的对应关系在页表中（页表存在于主存中），因此需要先查到页表。
1. CPU给出虚拟地址，TLB接受地址后查询是否有对应的页表项。
2. 若TLB不命中，再查页表。
3. 如果页表还不命中，说明页⾯还未掉⼊主存，需发出缺页中断，从辅存中调⼊并更新页表和TLB。
3. 得到物理地址后，访问Cache-主存体系来操作。
1. 先访问Cache，如果命中，直接访问2. 反之，调⼊Cache并访问。
什么时候⽤虚拟地址/物理地址？在程序中使⽤的都是虚拟地址，⽽实际的数据都存储在物理地址中。
内存控制块在MIPS CPU 中，地址转换以4KB ⼤⼩为单位，称为页。
整个物理内存按4KB⼤⼩分成了许多页，我们⼤多数时候的内存分配，也是以页为单位来进⾏。
为了记录分配情况，我们需要使⽤ Page 结构体来记录⼀页内存的相关信息：需要重点理解这⼏个结构体的结构。
typedef LIST_ENTRY(Page) Page_LIST_entry_t;struct Page {Page_LIST_entry_t pp_link;//|pp_link|是当前节点指向链表中下⼀个节点的指针u_short pp_ref;//|pp_ref|⽤来记录这⼀物理页⾯的引⽤次数};注意，Page结构体只是信息的载体，只代表相应物理内存页的信息，本⾝不是物理内存页。
MIPS 存储管理结构和代码分析
1. 写所有位为 1 到 CP0 之 EntryHi 2. 读取 EntryHi 的值
EntryHi 之 VPN2 中，值为 1 的位则说明该位是被实现的
一般 MIPS64 的处理器，往往实现 40 位的虚拟地址。
64 位 Linux 设计时，内核运行在 xkseg 之 kseg0，对物理内存的直接访问则不像 32 位 那样使用 kseg1 了，其使用 xkphys。xkphys 的虚址都是直接映射到物理地址的，访问 这个区域是不会走 TLB 的，至于对访问的数据 cache 与否，则通过位 VA[61:59] 来控制， 例如某个 MIPS64 的实现，使用 36 位的物理地址，则： 访问 0x9000 0000 0000 0000 ~ 0x9000 000F FFFF FFFF 时，其数据是不会被缓 存的，因为该段虚拟地址的 61 ~ 59 的值为 2，对应于 Cache 一致性属性的 Uncached。更详细的，MIPS64 规范对 xkphys 作了详细的区分：
Figure 1.3: EMMA3P's physical address map Author: Jack Tan <jack.tan@>
MIPS MM arch
8
MIPS 上，外设的 I/O 寄存器是直接映射到物理地址空间的。
MIPS64 的实现一般都使用超过 32 位的物理地址空间（36 位或 40 位）。
MIPS内存管理
Physical Addresses
Virtual Addresses
CPU
Physical Addresses
Disk
Disk
简化程序的内存管理
虚拟空间与物理空间都划分成相同大小的内存块（称为页） 每个进程都有其私有的虚拟地址空间 进程虚拟空间映射到物理空间
0
Virtual Address Space for Process 1:
MIPS 32处理器的内存管理
MIPS处理器在执行单元和访存部件（包括缓存）间设计 了存储管理单元（MMU）
•是基于TLB实现的 •基本功能是将数据/指令的虚拟地址送到TLB转换成物理地址
MMU结构
包括三个地址转换缓冲
：一个全相联联合TLB （JTLB），一个指令 TLB（ITLB），和一个 数据TLB（DTLB）。
...
M-1
PP 10
N-1
存储保护功能
页表项也记录该页的访问控制信息 一般由硬件来完成访问控制。
Page Tables
Read? VP 0: Yes Write? No Yes Physical Addr PP 9 PP 4
Memory 0: 1:
Process i:
VP 1: Yes
VP 2:
» 因为这时TLB还没有初始化
Kseg1总是不缓存的（Uncached） Kseg0是否缓存是由CP0的寄存器Config中的k0字段决定。
Mapped段
映射段使用TLB进行虚地址和物理地址的转换。 映射段转换是以页为基础的 包含是否能缓存（Cacheable）以及页的保护特性。
MISP体系结构
MIPS简介
MIPS是一种采用RISC设计的处理器芯片，MIPS的意思 是“无内部互锁流水级的微处理器”（Microprocessor Without Interlocked Piped Stages）。 RISC（Reduced Instruction Set Computer，精简指令集 （ ，精简指令集 计算机）是一种执行较少类型计算机指令的微处理器， RISC相对于CISC（Complex Instruction Set Computer， 复杂指令系统计算机）指令类型较少，所以能够以更快的 速度执行操作。 衡量CPU速度的指标：MIPS(Million Instructions Per Second，每秒百万条指令数)。
MIPS 的特权模式
MIPS可以运行在三种特权模式下：用户模式（user mode），核心模式（kernel mode）和管理模式 （supervisor mode），管理模式一般忽略。 用户态程序是无法访问核心地址空间的，否则会导致异常。
Contents
1. MIPS 简介 2. MIPS 体系结构 3. MIPS 处理器控制 4. MIPS Cache 机制 5. MIPS 异常，中断和启动 6. MIPS 内存管理 & TLB
执行后，t2的值为0xFFFF FFFE（-2），t3的值为 0x0000 00FE（254）。
MIPS 的寻址与数据格式
只能通过load/store指令访问内存，且必须对齐。字节可 以任意地址存储，半字必须在偶数地址对齐，字必须在四 字节边界对齐。CISC虽然能从任意字节地址存储数据， 但要用额外的时钟周期。 MIPS跳转指令有范围限制，因为MIPS最小指令码为6位， 留下26位定义跳转地址，指令在内存中为四字节边界对齐， 所以低两位地址无需保存，这样就有2^28=256MB的绝对 寻址空间。条件分支只有16位偏移域，及2^18B寻址空间。
CPU实验——单周期MIPS处理器设计
单周期MIPS处理器设计实验报告完成人：笪腾飞2012011263一、实验目的1、设计一个32位的单周期MIPS处理器，具备定时器、数码管等外设；2、编写一个编译器，可以将mips代码编译为二进制机器码；3、编写一个计算两个整数的最大公约数的汇编程序。
二、设计方案根据理论课所学的单周期MIPS处理器数据通路的知识，结合本次试验的具体要求，最终设计方案如下：1、系统时钟为了综合后能够在开发板上正确运行程序，我们决定采取50MHz的CPU时钟，因此编写了一个时钟分频模块，对开发板提供的100MHz时钟进行二分频，从而得到50MHz时钟。
2、PC产生模块原理图如下：如上图左半部分所示，多路选择器由一个always语句中的if…else if…else语句实现。
其中，将ALU中的加减法部分提取出来实现一个加法器，用于产生PC+4和ConBA两个PC来源。
将I型指令中的16位立即数左移两位后再符号位扩展成32位地址，与PC+4相加得到分支地址ConBA。
将跳转指令中的26位目标地址左移两位后，与当前PC的高四位拼接得到跳转地址JT。
将第一个操作数寄存器中的值取出作为PC的一个输入，这是为了实现jr和jalr指令，从$Xp和$Ra寄存器中读取跳转地址。
ILLOP和XADR分别是发生中断和异常时的跳转地址。
下一指令地址的选择由PCSrc决定，而PCSrc是译码后由控制信号模块根据每条指令的操作码(opcode)和函数码(funct)产生。
3、译码模块原理图如上图右半部分所示，将PC作为ROM模块的地址输入，输出即为PC所对应的指令。
分别取出指令中的某些片段，得到$Rs，$Rt，$Rd，shamt，funct，16位立即数和26位跳转地址。
4、控制模块控制模块即控制信号产生模块，六位操作码OpCode，六位函数码[5:0] Funct，定时器中断信号irq和PC最高位PC31作为输入，输出为以下控制信号：(1) R型指令指示信号IsR，值为1表示当前指令为R型指令，否则非R型指令；(2) PC产生的选择信号[2:0] PCSrc，取值0,1,2,3,4及其它，分别选择下一指令不同的PC；(3) 目的寄存器选择信号[1:0]RegDst，被写入的寄存器有四种选择：$Rd,$Rt,$Ra,$Xp，分别由RegDst不同取值完成选择；(4) 写寄存器使能信号RegWr，值为1表示允许对寄存器进行写操作；(5) ALU第一个操作数选择信号ALUSrc1，值为1表示选择将移位量shamt进行0扩展后作为输入，值为0表示将$Rs寄存器中的值作为输入；(6) ALU第一个操作数选择信号ALUSrc1，值为1表示选择将扩展后的32位立即数作为输入，值为0表示将$Rt寄存器中的值作为输入;(7) ALU运算控制信号[5:0] ALUFunc，作为ALU的输入选择不同的运算操作；(8) 有无符号数指示信号Sign，值为1表示有符号数，值为0表示无符号数；(9) 写存储器使能信号MemWr，值为1表示允许对存储器进行写操作；(10) 读存储器使能信号MemRd，值为1表示允许对存储器进行读操作；(11) 写寄存器值的选择信号[1:0] MemToReg，选择ALU结果，存储器读取结果和PC+4其中之一作为写入目的寄存器的值；(12) 符号位扩展指示信号EXTOp，值为1表示对16位立即数进行符号位扩展，值为0表示0扩展；(13) 立即数高位取指令指示信号LUOp，值为1表示当前指令为lui指令，选择将立即数载入高16位低位填0的32位立即数作为ALU输入，值为0表示将正常扩展后的32位立即数作为ALU输入；控制信号的具体产生过程此处略去，在控制信号说明文件中进行详述。
32位MIPS处理器设计实验报告
数字逻辑与处理器基础实验32位MIPS处理器设计实验报告王晗(2013011076)July26,2015Date Performed:July15,2015 Partners:耿天毅(2012011119)陈志杰withdrawn1实验目的熟悉现代处理器的基本工作原理；掌握单周期和流水线处理器的设计方法。
2设计方案2.1总体结构由于这次实验涉及的功能较多，我们将完整的CPU分成多个模块。
指令存储器、寄存器堆、控制器、ALU控制器、ALU、数据存储器、UART等功能单元均在单独的Module中实现。
其中指令存储器、寄存器堆、控制器、ALU控制器、ALU等单元在Single Cycle Core中实例化，作为单周期处理器的核心；数据存储器、UART和定时器、LED、七段数码管、开关在Peripheral中实现，作为处理器的外设。
处理器核心和外设在顶层模块中实例化，互相通信。
单周期CPU模块的结构关系如Figure1所示：1Figure1:单周期处理器结构对于流水线CPU，我们还在Pipeline Core中加入了流水线寄存器、冒险检测单元、数据转发单元：Figure2:流水线处理器结构22.2ALU1ALU模块的结构如图所示，输入两个操作数A、B和控制信号ALUFun、Signed，在ARITH子模块中做加减法运算，CMP子模块根据ARITH模块的输出进行比较判断，LOGIC和SHIFT模块分别进行逻辑运算和移位运算，ALUFun的最高两位用于控制多路选择器的输出。
Figure3:ALU结构ARITH模块ARITH模块中包括减法和加法两个模块，加法模块直接通过+号运算，减法模块先对第二个操作数取补码，再调用加法模块做加法运算。
Overflow和Negative信号的产生是ALU中的难点：Figure4:ADD中的Overflow和Negative1原作者：陈志杰；修改：王晗3其中pos为正数，neg为负数，big为MSB=1的无符号数，small为MSB=0的无符号数。
MIPS处理器设计2
rd rs rt
Register File
• 在两个阶段直接增加寄存器
– 保存前一时钟周期产生的数据
• 5 阶段流水线
– 理论上，时钟频率可以增加到原来的5倍
7/24/2012 Summer 2012 ‐‐ Lecture #21 16
PC
流水的控制信号
控制器：译码产生控制信号，与单周期完全相同 控制信号流水寄存器：控制信号在寄存器中传递， 直至不再需要
22
PC
Addr Data
指令 存储器
指 指令 令 [25:21] 寄 存 指令 器 [20:16]
指令 [15:0] 1F
Read Reg1 Read Reg2 M1
0 1 2Байду номын сангаас
Read Data1
A
Read Data2
寄存器堆
Write Reg Write Data
Zero Ov
ALU
ALUOut
Addr Read Data Writ e 数据 Data
R型指令
Lw指令
Sw指令
Beq指令
J指令
执行 时间
200ps 100ps
IR M[PC]，PC PC + 4 A R[IR[25:21]]， B R[IR[20:16]] ALUOut PC + Signext[IR[15:0]]<<2 ALUOut A + Signext(IR[15:0]) DR M[ALUOut] R[IR[20:16]] DR M[ALUOut] B If (A-B==0) then PC ALUout PC PC[31:28] || IR[25:0]<<2
(完整版)MIPS处理器设计说明
西安邮电大学实践课程报告书课程名称：计算机组成与实践院（系）名称：电子工程学院专业班级：**学号/姓名：**实习时间：2015年3月6日至2015年6月19日1 课程主要目的本课程是在上学期《计算机组成与设计》课程学习的基础上，通过实践课的方式，依照集成电路设计流程，完成一个简单独立硬件功能电路模块的设计，从而到达对《计算机组成与设计》课程的深入理解和提高电路设计的实践能力，从理论和实验的结合中巩固计算机基本知识，熟练掌握电路设计的基本流程和原理，同时，加深对MIPS系统的组成部件及其电路结构，原理和功能的理解，掌握利用硬件描述语言和EDA工具进行MIPS设计的一般方法。
2 课程的主要内容和任务MIPS是典型的32位定长指令字RISC处理器，要求深入理解MIPS处理器的内部结构及工作原理。
采用verilogHDL设计一个兼容MIPS指令格式，具有10条以上指令功能的单周期CPU硬件电路，该32位MIPS设计内容主要包括系统中的基本组成部件（存储器，指令寄存器，寄存器堆，算术逻辑运算器，程序计数器，多路选择器，符号扩展等）的设计，仿真及硬件下载的方法和过程。
设计过程中使用ISE仿真工具完成设计电路的仿真验证。
3总体设计方案3.1指令及其功能表：（1）R型指令：（2）I型指令：（3）J型指令：3.2总体结构设计：该MIPS主要由8个模块组成，各个子模块分别设计其特定的功能，最终利用一个总的模块进行子模块间连接，使得整个CPU能连贯执行指令，在仿真结果中观察设计结果，最终进行硬件下载，验证设计。
其中各个模块简单功能如下：（1）存储器模块：具备基本的读写功能，用于存放数据和指令。
（2）寄存器堆模块：由32个32位的寄存器组成，提供较大的存储空间，用于存放暂存数据和指令。
（3）算术逻辑运算器模块：执行加减法等算术运算，与非或等逻辑运算，以及比较移位传送等操作的功能部件，是该CPU的设计核心部分，存在不同的运算处理功能，是体现实验设计结果正确性的模块。
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ｐ ｏ ｅ ｓ ｒ ｒ ｅｉ ｅ ｎＦ ｒ ｃ ｓ ｏ ｅ ｖ ｒｆ ｄ ｏ ＰＧＡ ｏ ｒ ｕ ｎ ｎ ｎ ｘ ａ ｄ ｔ ｅ ｈ ｒ ｗａ ｅｃ ｓ ｂ ｕ ２ ｌ ｇ ｃ ａｅ ． ａ ｉ ｂ ａ ｄｒ ｎ ｉ ｇ Ｌｉ ｕ ｎ ａ ｄ ｒ ｏ ｔｉ ａ ｏ ｔ３ Ｋ ｉ ａ ｇ ｔ ｓ ｈ ｓ ｏ ｌ
ＬＵ ｈ －ｉｇ ＹＯＵ ｉ ｉＨＡＮ ｕ ＺＥＮＧ ａ －ａ ｇ Ｓ ｉｔ ， ｎ Ｋａ－ ， ｄ Ｊ ｎ， Ｘｉｏｙ ｎ
（ Ｓ Ｃ ＆ Ｓ ｓ ｍ ｔｔ Ｋｅ ａ ， ｕ ａ ｉｅｓ ｙ Ｓ ａ ｇ ａ ２ １ ０ ， ｈ ｎ ） Ａ Ｉ ｙ ｔ Ｓａｅ ｙ ｂ Ｆ ｄ ｎ ｅ Ｌ Ｕｎｖ ｒ ｔ， ｈ ｎ ｈ ｉ ０ ２ ３ Ｃ ｉａ ｉ
第 ３ 卷 第 ２ 期 ６ １
Ｖ ．６ ｏ１ ３
Ｎｏ ２ ００ １
Ｎｏ ｍ ｂｅ １ ｖｅ ｒ ２０ ０
Ｃｏｍｐｕｔ ｒＥｎｇ ｎ ｅ ｉ ｅ ｉ ｅ ｒｎｇ
・ 发研 究与设 计技术 ・ 开
文章 编号： ０ ３２（ ｌ） —ｏ ０ 文献标识 Ａ １０＿ ４８ ０ｏ １＿ ７— ２ ２ ２ ２ 码：
［ ｙ ｒ ｓ ｍｏ Ｍａａ ｅ ｎ ｉＭＭＵ）Ｔａ ｓ ｔ ｎＬ ｏ －ｓ ｅＢ ｆ ｒ Ｌ ）ＭＩＳｐｏｅｓｒ Ｋｅ ｄ ｌＭｅ ￣ ｗｏ ｎ ｇｍｅ ｔ ｔ Ｕｎ （ ； ｒｎｌ ｉ ｏ ｋａｉ ｕｆ （ Ｂ ； Ｐ ｒｃｓｏ ａｏ ｄ ｅＴ
１ 概述
内存管理 单元（ ＭＭＵ） 是处理 器支持操 作系统 高效运行 的基础 ，与软件 内存管理模块…相结合完成了虚拟地址到物 理地址的转换 。同时 ，ＭＭＵ 能够对处理器发出的地址进行
３ 个模块粘合起来 ，使访存操作能安全高效地进行。
对于一次普通 的访 问内存操作 ，处理器发出的虚拟地址 首先会经过主控制器判断 ，如果该地址属于静态地址 映射范 围，则根据固定的映射算法把地址转换为物理地址并交 由总 线接 １ ３以处理具体 的数据读写。如果该地址属于 动态地址范 围映射 ，则控制器会启 动相应 的 Ｔ Ｂ 工作来查 找地址映射 Ｌ
地址空间采取 了静态和动态映射 相结合 的方式 ，其 中动态映 射 以地址后备转换表（ Ｌ ） Ｔ Ｂ 为基础 ， 硬件设计上采甩与处理器 流水线平行对齐 的流水线结构 。为了加快地址转换 ，在处理 器指令端 口和数据端 １分别设计 了 ＩＬ ３ Ｔ Ｂ和 Ｄ Ｌ 。 Ｔ Ｂ 与总线访 问接 口的连接 ，采用简化的 Ａ Ａ协议。 ＭＢ
中田 分类号： Ｐ１． Ｔ ３１ ２ ５
ＭＩ Ｓ内存 管理单元 的设计 与实现 Ｐ
卢仕 听，尤凯迪 ，韩 军 ，曾晓洋
（ 复旦大学专用集成电路与系统 国家重点实验 室，上海 ２ １０ ） ０ ２３ 摘 要 ：设计 ＭＩ Ｓ ２４ ｃ Ｐ ３ ｋ 处理器 内存管理单元（ ＭＭＵ ，该模块对处理器地址进行合法性检查 ，并按照不同的地址 空间对虚拟地址进行静 ） 态或动态映射 。 在硬件上采 用三级流水线方式实现 Ｊ Ｌ ， Ｔ Ｂ 并为处理器指令端 口和数据端 口设计相应的快表 以提高 Ｔ Ｂ的查询速 度。 Ｌ ＭＭＵ
。
［ ｓｒｃ］Ｍｅ ￣ Ｍａ ａｅ ｎ ｉＭＭＵ） ｉ ａｅ ｎＭＩ Ｓ ２４ｃｐｏ ｅｓｒｉ ｄｓｇｅ ． ｈ ｄ ｌ ｃ ｅｋ ｅａ ｄｅｓｆ ｍ ｅ Ａｂｔａ ｔ ｍｏ ｎ ｇ ｍｅｔ ｔ Ｕｎ （ ｗｈｃ ｉ ｂ ｓｄｏ Ｐ ３ ｋ ｒｃｓｏ ｅｉｎｄ Ｔ ｅｍｏ ｕｅ ｈｃ ｓｔ ｄ ｒｓ ｒ ｔ ｈｓ ｓ ｈ ｏ ｈ
与总线接 口模块的时序采用简化的 ＡＭＢ Ａ协议 ，与处理器进行联合调试并运行 Ｌｎ ｘ操作系统 ，同时在 功能上通过 Ｆ ＧＡ验证。该模块 ｉｕ Ｐ 经过 ＤＣ综合后，面积约为 ３ Ｋ等效逻辑 门。 ２
关健词 ：内存管理 单 ；地址转换 后备表 ；ＭＩＳ 元 Ｐ 处理器
Ｄｅ ｉ ｎ ａ ｄ Ｉ ｐ ｅ ｅ ｔ ｔ ｎ ０ ｅ ｏ ｙＭ ａ ａ ｅ ｅ ｔ ｓｇ ｎ ｍ ｌ ｍ ｎ ａ ｉ ｆ ｏ Ｍ ｍ ｒ ｎ ｇ ｍ ｎ ｉ ｎ Ｍ Ｉ Ｕｎ ｔ ＰＳ ０
其 中 ，Ｔ Ｂ 又分 为 Ｊ Ｌ Ｌ Ｔ Ｂ、ＩＬ 和 Ｄ Ｌ ＴＢ Ｔ Ｂ。ＭＭＵ 接 受 处 理
器访存请求时 ，根据虚拟地址和处理器当前的工作模式进行
地址转换 。 如果访 问合法 ， 它将把得到的物理地址送给 ｃｃ ｅ ａｈ 或者是总线接 １进行数据读写； ３ 否则 ， 它会触发处理器异常 。
ＭＭＵ 在 此处于 核心地位 ，它把 处理器 、缓存、总 线接 Ｅ ｌ
合法性检验 ， 在硬件上提供 了内存访问授权控制。由于 ＭＭＵ
与处理器体 系结构高度相关，因此在 不同的处理器 下内存管
理 机 制 区别 很 大 。 根 据 ＭＩＳ ２４ ｃ １ 理器 对 内存 管理 的规 范 ，针 对 不 同 Ｐ ３ ｋ ［处 ２
ｐ ｏ ｅ ｓ ｒｃ ｒ ， ｎ ｒｎ ｌｔｓｉ ｔ ｈｙ ｉａ ｄ ｒｓ ｔｔｃ ｌ ｒｄ ｎ ｍｉａｌ． Ｂ ｓｔｅｃ ｒ ｆｄｙ ａ ｃ ｌｍａ ｐｉｇａ ｄ ｉ ｍｐｅ ｎｔｄ ｂ ｓｎ ｒ ｃ ｓｏ ｏｅ ａ ｄ ｔａ ｓａｅ ｔ Ｏ ｐ ｓｃ ｌａ ｄ ｅｓｓａｉａｌ ｏ ｙ ａ ｃ ｌｙ ＴＬ ｉ ｈ ｏｅｏ ｎ ｍｉａ ｐ ｎ ｎ ｓｉ ｌｍｅ ｅ ｙｕ ｉｇ ｙ