个人总结Verilog代码编写的25条经验
Verilog学习总结
顺序块和并行块
语句是顺序执行的 parameter d=50; reg[7:0] r; begin #d r='h35; #d r='hE2; #d r='h00; #d r='hF7; #d ->end_wave; end 用顺序块和延时控制组合来产生一个时序波形 并行块是语句同时执行的
起始时间和结束时间
在并行块和顺序块中都有一个起始时间和结 束时间的概念。对于顺序块，起始时间就是 第一条语句开始被执行的时间，结束时间就 是最后一条语句执行结束的时间。而对于并 行块来说，起始时间对于块内所有的语句是 相同的，即程序植程控制进入该块的时间， 其结束时间是按时间排序在最后的语句执行 结束的时间。
条件语句
数字
整数 有二、八、十、十六进制 ＜位宽＞’＜进制＞＜数字＞，这是一种全面的描述方式 缺省的位宽由具体的机器系统决定，至少是32位 缺省的进制为十进制 x表示不定值，z代表高阻值，z还可以用?代替 4'b10x0 //位宽为4的二进制数从低位数起第二位为不定值 4'b101z //位宽为4的二进制数从低位数起第一位为高阻值 12'dz //位宽为12的十进制数，其值为高阻值 12'd? //同上 8'h4x //位宽为8的十六进制数，其低4位值为不定值 要表示负数的话只需在位宽表达式前加一个减号 两个不同数据宽度的变量操作时，自动右对齐操作。特别是赋 值操作。
数据类型
Verilog HDL中总共有19种数据类型 4 个最基本的数据类型：integer型、parameter 型、reg型和wire型。其他的类型有large型、 medium型、scalared型、 time型、small型、 tri型、trio型、tril型、triand型、trior型、 trireg型、vectored型、wand型和wor 型。
每天多学一点：Verilog编写技巧（一）
每天多学一点：Verilog编写技巧（一）来源：网路素材好的设计者一般都要对电路要实现的功能有清晰的认识，对数据流很清楚，知道数据如何从一个点移动到另一个点，这就是所谓的“勾划”(walk-through)。
一旦设计蓝图在脑海中变得清晰，此后釆用Verilog编写数据路径和控制逻辑就会变得思路清晰。
脑海中的模拟正如大多数人玩过的象棋游戏，我们都知道提前谋划是何等重要，要在下一次移动棋子之前考虑好此后的几步棋应该怎么走，以确保不会出错，不被对手捕捉到机会。
电路设计过程与下棋非常相似。
当设计状态机、数据路径或者控制逻辑时，我们知道它们的功能。
在进行设计仿真之前，我们需要思考代码在不同输入和边界条件下如何工作。
如果用心去做好这一步工作，并且分析可能出现的问题，验证工作将会变得非常高效。
另外，这一步也给我们建立了自信，使我们确信整个设计非常扎实，可以很好地工作。
否则很可能出现的情况是在验证阶段反复发现问题并进行电路修改，不断进行补救T.作，并且最终也不能确定设计足否还隐含着没有被发现的问题。
哪种风格—数据流或算法描述组合逻辑有两种方式—使用wire(对应数据流描述方式）或者使用reg(对应算法描述方式）。
这两种方式都能实现相同的逻辑功能，综合后得到相同的门电路，具体使用哪一种方式可以根据个人喜好。
数据流—短表达式举例wire [7:0] regl0_nxt;assign regl0_nxt = wren ? data_in : regl0;算法—短表达式举例reg [7:0] regl0_nxt;always @(*) beginreglO_nxt = reglO;if (wren)regl0_nxt = data_in;end当表达式非常简单时，一般更倾向于使用数据流风格来实现，此时代码行数很少。
然而，当表达式很长并且与很多条件有关时，数据流风格阅读起来较为费力。
此时可以使用算法风格，可以采用if-else 语句进行描述，以易于阅读和减少错误发生。
verilog算法小结
verilog算法小结2009-11-0923:20:45|分类：FPGA|字号大中小订阅编程要点：1、RTL中基本上不用for语句，它会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，造成资源浪费。
For语句大多数用在testbeach中。
能复用的的处理模块尽量复用，即使所有操作都不能复用，也要用case语句展开处理。
2、if—else if—else应该避免使用，因为它综合出来会产生“优先级”，消耗资源。
if—if、case是平行结构的，不产生“优先级”。
尽量使用case和if—if。
3、系统上复用模块节省的面积远比代码上优化来的实惠的多。
4、使用FPGA，还是CPLD：FPGA触发器资源丰富；——时序逻辑设计CPLD组合逻辑资源丰富。
——组合逻辑设计5、只采用同步时序电路，不采用异步时序电路。
6、延时：同步时序电路的延时最常用的设计方法是用分频或倍频的时钟或者同步计数器完成所需要的延时。
对于比较大的和特殊定时要求的延时，一般用高速时钟产生一个计算器；对于比较小的延时，可以用一个D触发器打一下。
#n一般只用在testbeach，在电路综合时会被忽略，所以不用。
常用代码总结：D触发器：always@(posedge clk or negedge rst)if(rst==0)dout<=0;else dout<=din;应用：1、由于是在clk上升沿才打入，所以可以消除din存在的毛刺。
2、延时Gray码计数器：000-001-011-010-110-100-101-111module gray_cnt(//inputclk,rst//outputgray_cnt_out);input clk;input rst;output[4:0]gray_cnt_out;reg[4:0]gray_cnt_out;reg[4:0]cnt;reg[4:0]gray_cnt_temp;integer i;always@(posedge clk or negedge rst)beginif(rst==0)cnt<=0;elsecnt<=cnt+1;endalways@(cnt)//二进制转gray码begingray_cnt_temp[4:0]=cnt[4:0];for(i=0;i<=4;i++)gray_cnt_temp[i-1]=cnt[i-1]^cnt[i]; endalways@(posedge clk or negedge rst)beginif(rst=0)gray_cnt_out<=0;elsegray_cnt_out<=gray_cnt_temp;endendmodule应用：时钟域设计中，计数器值由时钟域a传到时钟域b采用gray码。
Verilog中的一些语法和技巧
1、.2、.3、Reg型的数据类型默认初始值为X。
reg型数据可以赋正值也可以赋负值，但是当一个reg型数据是一个表达式的操作数的时候，他的值被当做无符号数及正值。
4、在数据类型中？和Z均表示高阻态。
5、Reg型只表示被定义的信号将用在“always”模块内，并不是说reg型一定是寄存器或触发器的输出。
虽然reg型信号常常是寄存器或触发器的输出但是并不一定总是这样。
6、Verilog语言中没有多维数组的存在。
Memory型数据类型是通过扩展reg型数据的弟子和范围来生成的。
其格式如下reg[n-1:0]存储器名[m-1:0];7、在除法和取余的运算中结果的符号和第一个操作数的符号位是相同的。
8、不同长度的数据进行运算：两个长度不同的数据进行位运算时，系统会自动地将两者按有端对齐，位数少的操作数会在相应的高位用0填满以便连个操作数安慰进行操作。
9、= = =与！= = =和= =与！= =的区别：后者称为逻辑等是运算符，其结果是2个操作数的值决定的。
由于操作书中某些位可能不定值x和高阻态z结果可能是不定值x。
而 = = =和！= = =运算符对操作数的比较时对某些位的高阻态z和不定值x也进行比较，两个操作数必须完全一致，其结果才是1，否则是0.10、非阻塞和阻塞赋值方式：非阻塞赋值方式（如a<=b）上面语句所赋得变量值不能立即被下面语句所用，（2）快结束后才能完成这次赋值操作 3在编写克综合的时序逻辑模块时这是最常用的赋值方法。
阻塞赋值（如a=b）赋值语句执行完后，块才结束 2 b的值在赋值语句完成后立即执行 3在时序逻辑使用中，可能产生意想不到的结果。
11、模块的描述方式：(RTL为寄存器传输级描述)“（1）数据流描述方式：数据流行描述主要用来描述组合功能，具体用“assign”连续赋值语句来实现。
分为两种a、显式连续赋值语句;连线型变量类型[连线型变量为快]连线型变量名Assign #（延时量）连线型变量名=赋值表达式；显式连续赋值语句包含了两条语句;第一条是对连线型变量的进行类型说明的说明语句；第二句是对这个已得到声明的连线型变量进行连续赋值语句。
Verilog 学习经验
在逻辑方面，我觉得比较重要的规范有这些：1.设计必须文档化。
要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。
这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。
2.代码规范。
a.设计要参数化。
比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：parameter CLK_PERIOD = 30;parameter RST_MUL_TIME = 5;parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;...rst_n = 1'b0;# RST_TIME rst_n = 1'b1;...# CLK_PERIOD/2 clk <= ~clk;如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重新例化就行了，从而使得代码更加易于重用。
b.信号命名要规范化。
1) 信号名一律小写，参数用大写。
2) 对于低电平有效的信号结尾要用_n标记，如rst_n。
3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后方便很多。
如：module a(//inputclk,rst_n, //globle signalwren,rden,avalon_din, //related to avalon bussdi, //related to serial port input//outputdata_ready,avalon_dout, //related to avalon bus...);4) 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。
在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。
Verilog设计小技巧
Verilog(FPGA/CPLD)设计小技巧（来自Xilinx）这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查可靠性**为时钟信号选用全局时钟缓冲器BUFG• 不选用全局时钟缓冲器的时钟将会引入偏差 。
**只用一个时钟沿来寄存数据• 使用时钟的两个沿是不可靠的因为时钟的某沿或者两个沿会漂移; 如果时钟有漂移而且你只使用了时钟的一个沿你就降低了时钟边沿漂移的风险。
• 这个问题可以这样来解决就是允许CLKDLL自动纠正时钟的占空比以达百分之五十的占空比否则强烈建议你只使用一个时钟沿**除了用CLKDLL或DCM产生的时钟外不要在内部产生时钟.• 这包括产生门控时钟和分频时钟• 作为替代可以建立时钟使能或使用CLKDLL或DCM来产生不同的时钟信号。
• 对于一个纯同步设计建议你在任何可能的情况下只使用一个时钟**不要在内部产生异步的控制信号 例如复位信号或者置位信号• 内部产生的异步控制信号会产生毛刺• 作为替代可以产生一个同步的复位/置位信号这个信号的译码要比需要作用的时刻提前一个时钟周期**不要使用没有相位关系的多个时钟• 你也许并不总能避免这个条件在这些情况下确定你已使用了适当的同步电路来跨越时钟域**不要使用没有相位关系的多个时钟• 再次你也许并不总能避免这个条件相反许多设计都需要这样在这 些情况下确定你已适当地约束了跨越时钟域的路径**不要使用内部锁存器• 内部锁存器会混淆时序而且常常会引入另外的时钟信号• 内部锁存器在透明门打开时可以被看成是组合逻辑但在门被锁存时 可以被看成是同步元件这将会混淆时序分析• 内部锁存器常常会引入门控时钟门控时钟会产生毛刺使得设计变得不可靠性能**逻辑级的时延不要超过时序预算的百分之五十• 每个路径逻辑级时延可以在逻辑级时序报告或布局后时序报告中找到详细分析了每个路径之后时序分析器将生成每个路径时延的统计量检查一下总共的逻辑级时延超过了你的时序预算的百分之五十吗?**IOB 寄存器• IOB寄存器提供了最快的时钟到输出和输入到时钟的时延• 首先有一些限制对于输入寄存器在从管脚到寄存器间不能有组合逻 辑存在对于输出寄存器在寄存器和管脚之间也不能有组合逻辑存在对于三态输出在IOB 中的所有的寄存器必须使用同一个时钟信号和复位信号而且IOB三态寄存器必须低电平有效才能放到IOB中三态缓冲器低电平有效所以在寄存器和三态缓冲器之间不需要一个反相器• 你必须使软件能够选用IOB寄存器你可以设置全局实现选项为输入 输出或输入输出选择IOB寄存器缺省值为关(off)。
数字设计中的Verilog编程技巧
数字设计中的Verilog编程技巧在数字设计中，Verilog是一种常用的硬件描述语言，广泛应用于数字集成电路设计和仿真中。
Verilog编程技巧对于提高设计效率、优化性能和减少错误至关重要。
下面我将介绍几种Verilog编程技巧，帮助您更好地应用Verilog进行数字设计。
首先，合理使用模块化设计。
在Verilog中，模块是设计的基本单元，将复杂系统划分为多个模块可以提高可维护性和复用性。
因此，在设计过程中应该遵循模块化设计原则，将功能模块化、分层和相互独立。
其次，正确使用参数化。
在Verilog中，参数化是指通过参数来描述模块或信号的行为。
合理使用参数可以提高代码的灵活性和可复用性。
通过定义参数，可以轻松地调整模块的行为，使得代码更加通用和易扩展。
此外，熟练掌握Verilog中的时序控制。
时序控制是Verilog设计中的关键部分，用于描述时序逻辑和时序行为。
在设计过程中，需要注意时钟的约束和时序分析，确保设计的正确性和稳定性。
可以使用时钟域划分、时钟同步等技术来解决时序问题。
另外，注意Verilog中的模拟和仿真。
在数字设计中，模拟和仿真是验证设计正确性的重要步骤。
Verilog提供了Simulator工具，可以进行行为级仿真和波形仿真。
通过模拟和仿真可以验证设计是否符合预期，发现和修复设计中的问题。
最后，关注Verilog中的调试和优化。
在设计过程中，经常需要进行调试和优化，以确保设计满足性能和功耗要求。
Verilog提供了一些调试和优化技术，如添加断点、查看波形、进行逻辑分析等。
通过调试和优化可以找到设计中的问题，并对设计进行改进。
总的来说，Verilog编程技巧对于数字设计至关重要。
通过合理的模块化设计、参数化、时序控制、模拟和仿真、调试和优化，可以提高设计效率、优化性能和减少错误。
希望以上介绍的Verilog编程技巧能够帮助您在数字设计中取得更好的结果。
祝您在Verilog编程中取得成功！。
个人总结FPGA设计中Verilog编程的27条经验
个人总结Verilog编程27条经验1.强烈建议用同步设计；2.在设计时总是记住时序问题；3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它；4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing）；5.在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch，因为在DFT时很难test；6.确信所有的信号被复位，在DFT时，所有的FlipFlop都是controllable；7.永远不要再写入之前读取任何内部存储器（如SRAM）；8.从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO（是异步的），可以用Async SRAM搭建Async FIFO；9.在VHDL中二维数组可以使用，它是非常有用的。
在VERILOG中他仅仅可以使用在测试模块中，不能被综合；10.遵守register-in register-out规则；11.像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生12.确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的，但是在工作中FPGA版本一般用FPGA自带的SRAM，ASIC版本一般用厂商提供的SRAM；13.在嵌入式存储器中使用BIST；14.虚单元和一些修正电路是必需的；15.一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块；16.除非低功耗不要用门控时钟，强烈建议不要在design中使用gate clock；17.不要依靠脚本来保证设计。
但是在脚本中的一些好的约束能够起到更好的性能（例如前向加法器）；18.如果时间充裕，通过时钟做一个多锁存器来取代用MUX；19.不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state，如IOcell；20.在top level中作pad insertion；21.选择pad时要小心（如上拉能力，施密特触发器，5伏耐压等），选择合适的IO cell；22.小心由时钟偏差引起的问题；23.不要试着产生半周期信号；24.如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数；25.在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做；26.不要使用HDL提供的除法器；27.削减不必要的时钟。
一个新手的verilog学习经验分享
一个新手的verilog学习经验分享来源：网络素材我学verilog语言进行FPGA设计也就半年时间，很多的东西就是在网上学到的，现在想说说自己对使用verilog进行FPGA设计的一些体会，我水平不高，主要是为新手朋友们介绍自己的一点经验少走点弯路。
1、verilog语言学习verilog最重要的不是语法，“因为10%的语法就能完成90%的工作”，verilog语言常用语言就是always@()，if~else，case，assign这几个了，不用去专研繁杂的语法，有些问题等你碰到了查查书就好了。
这里推荐夏雨闻老师的《verilog数字系统设计教程》，一本很适合新手的好书。
2、硬件原则虽然verilog语言很象c语言，但它和c语言还是有本质的区别的，因为verilog进行的是硬件设计，你写出来的东西是实实在在电路，所以要有数字电路的知识是肯定的。
数字电路就是由时序电路(触发器)和组合逻辑电路(各种逻辑门)构成的，用verilog写的程序在FPGA实现就是触发器和逻辑门，所以最重要的就是“你对你写的语言生成的电路心中有数”，做到这一点你就不会有写出来的程序不能综合的麻烦，电路的冗余逻辑肯定也是最少的。
还要注意一点就是verilog程序是并行的，不是象c那样是顺序执行的，这是因为fpga硬件可配置，可形成不同的任务单元同时工作;而单片机这种基于通用目的，硬件结构也固定了，它处理任务只能一件一件顺序的进行。
3、同步原则在进行FPGA设计的时候，同步原则应该是最重要的原则之一了，因为异步电路的不可控性，很可能有毛刺产生，而在芯片内部的任何一点毛刺都会一级一级的传递下去，最终影响系统的稳定性。
同步原则用一句话来总结就是“不要试图产生自己的时钟”，最好一个设计或者一个模块只使用同一个时钟，这样所有的触发器都在同一个时钟沿跳变，当然最稳定了，系统也能跑到很高的速度。
一个小技巧就是多使用触发器的使能端和取沿电路。
verilog学习经验
8. 用test bench等工具针对大的工程进行仿真，quarters用来做小的，比如计数器。
9. 站在一定的高度看：FPGA内部的问题都是小问题，而接口往往较难，比如异步时钟问题，可能与内部不一致。
10. 在写代码的时候就不要写不可综合的语句，这样前仿出来之后，后仿就并不是很费事，只是有资源的约束而已。
1. wire与reg之外的数据类型不要在verilog代码中出现。
2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。
3. 一个module最好一个always，再加若干assign，这样便于控制。
4. verilog中无函数调用及函数传递，都转化成input、output接口。
写代码之前，先找个规范看看，比如华为的，然后规规矩矩的写，后仿真就会快的多。
11. 不同模块的调用以时序来控制，且确保一个模块是以整体的形式进行工作（即并行）。换言之，用状态信号控制不同模块的启用，配合状态机加以控制。
12. 一定要采用同步处理，即在同一时钟下，所有数据要受信号控制。
17. RAM分内外，内部是指FPGA内，外部的是在板子上连接的器件。如果用外部的RAM，在做板子之前可以用数组的方式模拟外部RAM。
18. 处理输入的几种方式：
需要什么，送入什么，用时序和信号进行控制；
一个时钟送入一个，送入的先寄存下来；
也可以将总线放宽，一次传入更多的数据。
5. 不建议使用for循环，因为看不到其电路是什么样子。
For可以用状态机控制，状态机可以打圈，定义一个计数器，做为循环的索引。
动态次数的循环，用一个寄存器记录处理的次数，再加一个状态信号判结束。
Verilog语言设计归纳总结
使用Verilog语言进行FPGA设计的总结1.在使用case或casex结构进行同步状态机构建时，最后一定要有default状态，在这个状态中主要设计的是纠错程序，这个非常重要，通过这个状态可以把状态机因状态位错误而进入无效或错误的状态中拉回来，或跳出这次操作强制进入下一次操作的初始状态。
2.在使用else-else if ……-else结构时，各个条件之间必须完全是明确地互斥，任何两条件在任何时候都必须不能同时满足。
这个很重要，此重要性，虽在仿真阶段没什么大问题，但当综合成门电路以后在现实的硬件上进行运行时，就会暴露出很多缺陷，影响稳定性问题以及兼容性问题。
3.①在进行同步时序逻辑设计时，对由其他非主时钟信号沿触发的事件，采用信号沿跟踪寄存器，来及时判断沿的发生，当然这样会产生误差，最大会有一个主时钟周期；②判断沿发生的另一种方法是，使用主时钟发生两个一个周期相同的时钟信号，第二个时钟要落后于第一个时钟一个周期，当第一个时钟为高而第一个时钟为低时，说明在此之前第一个时钟有一个上升沿，第二种方法依然会有一个主时钟周期的误差。
4.在把测试模块包括在内的顶层模块的编写中，需要使用“include”来把各个子模块包含进来（被包含的文件名要写完全路径），不需要有输入输出端口列表，也不需要在模块中使用input和output进行声明，但在模块中，必须对需要引用的下层模块的输入输出变量进行声明，不管输入还是输出变量都声明成wire类型，如果不声明则均默认成位宽为1位的变量；在不包括测试模块的顶层模块中，要有输入输出列表，把所有子模块的对外输入输出在列表中体现，并且使用input和output进行声明，其中output也必须默认成wire类型的，而子模块间的输入输出变量使用wire进行一下声明就可以了，但必须要有。
5.在同步状态机设计中，要在前一状态为下一状态的关键变量进行赋值，以使在进入下一状态时，获得稳定的条件。
verilog综合心得
综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。
1、不使用初始化语句。
2、不使用带有延时的描述。
3、不使用循环次数不确定的循环语句，如：forever、while等。
4、尽量采用同步方式设计电路。
5、除非是关键路径的设计，一般不调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
6、用always过程块描述组合逻辑，应在信号敏感列表中列出所有的输入信号。
7、所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
8、在verilog模块中，任务（task）通常被综合成组合逻辑的形式，每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。
9、用户自定义原语（UDP）是不可综合的，它只能用来建立门级元件的仿真模型。
移位运算符：Verilog HDL提供向右（>>）及向左(<<)两种运算符，运算符高位或地位一旦移出即予丢弃，其空缺的位则予以补零。
连续赋值语句（assign）、case语句、if…else语句都是可以综合的initial 语句内若包含有多个语句时，必须以begin end 作聚合；单一的初值赋值，因此并不需以begin end做聚合。
循环（Loops）并不能单独地在程序中存在，而必须在initial和always块中才能使用。
initial过程块中的语句仅执行一次，而always块中的语句是不断重复执行的。
编写顶层模块的注意事项每个端口除了要声明是输入、输出还是双向外，还要声明其数据类型，是连线型（wire）还是寄存器型（reg），如果没有声明则综合器默认为wire型。
1、输入和双向端口不能声明为寄存器型。
2、在测试模块中不需要定义端口。
编写testbentch所归纳的心得module 模块名称；将input 定义为reg;将output定义为wire;引用欲测试的module 别名initial begin设定reg 初始值endalways处理变化值endmodule在always 、initial 过程块内，被赋值的每一个信号都必须定义成寄存器型。
Verilog编程经历
verilog教程--------关键路径的选取！, 我的编程经历！这是一篇我的心得，写verilog的心得，啊，对于学习verilog设计FPGA的同学一定会有帮助的啊！本人就例子来教大家怎样提取关键路径：先解释一下什么叫关键路径所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。
1：组合电路中的关键路径提取：q=a&b&c|d&e&b;这个很简单了，估计大家都会的，因为b的传输要两级，可以简单的提取b作为一级的：q=(a&c|d&e)&b2: always——block中的关键路径提取：always中关键路径的提取一般用分步法提取，请看下面一个always——block，always@(in)beginif(!a)if(c&&(!b&&e))out=out1;else out=out2;else if(b&&e) out =out1;end这里面e是关键路径，我们可以分两个步骤提取关键路径（1）当e=1的时候有：if(!a)if(c&&(!b))out=out1;else out=out2;（2）当e=0的时候有：if(!a) out=out2;因此这个always可以写成这个样子：always@(in)beginif(e)if(!a)if(c&&(!b))out=out1;else out=out2;else if(!a) out=out2;end这是中间形式，还要写成最终形式：定义两个临时变量，为了在综合时候，被综合掉，要定义他们为输出端口（output）——切记！！！output out_temp1,out_temp2;out_temp1=a?out:(c&&(!b))?out1:out2;out_temp2=a?out:out2;assign out=e?out_temp1:out_temp2;好了，这个已经提取成功！~再来看第三个例子，在应用中经常用到的啊3。
Verilog 开发经验总结说明书
Verilog 开发经验总结●以硬件为基础的原则Verilog是硬件描述语言，所谓描述就是是在在描绘已经设计好的电路。
尤其是在刚开始学习HDL时，还没有能直接把语言对应到具体电路的能力，更不能上手直接写Verilog代码。
所以最优方案是先设计好硬件电路，再按照电路编写Verilog。
●模块化思想这个思想不仅仅是Verilog的开发了，就算是C语言甚至现在的超高级语言，也一直在强调封装的概念。
Verilog开发遵循的是自顶向下的模块化设计，思路基本是从最终功能不断细分，直到Verilog可以很直接地描述最基础的硬件单元，例如加法器，移位寄存器等等。
模块划分一定要尽量细，功能单一，且一定要留出使能、复位等接口以便于系统搭建。
说明以下，所谓Verilog可直接描述指的是按照规范描述出来的电路，开发工具能够很清晰地理解所要描述的功能，而不会发生误解等现象。
一个只使用编译器能理解的代码开发的电路，错误率会大大降低。
相反，如果功能划分不够清晰，使得一个模块的功能过于庞杂，不仅描述困难，编译器也可能产生很大的误解。
把握编译器的理解方式是有助于做Verilog的开发的，但这就需要一个长远的积累了，我在最后会给出一些例子。
●时序电路与逻辑电路完全分开Verilog中除了数据流模型和门级模型以外，最常用的是always即行为级模型描述电路。
一个always块可以理解为一个电路，或者实物上的一个芯片。
所以不要在一个always里杂糅时序电路和逻辑电路，那样很可能导致编译器综合出一些奇葩的结果。
时序always模块的敏感变量有且最多两个，一个是时钟边沿，一个是复位边沿，没有再多的敏感变量了。
组合逻辑always中敏感变量列表必须包含该模块所有涉及到的变量，或者直接用(*)代替，个人推荐后者。
●时序always块编写规范在时序always中，统一使用非阻塞赋值<=，因为时序always中在赋值号左侧的变量是真实的触发器，非阻塞赋值在触发时是同时赋值的，这很符合触发器在上升沿到来后同时将D输出到Q的实际情况。
个人总结Verilog代码编写的25条经验
个人总结Verilog代码编写的25条经验1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；2、使用有意义的信号名、端口名、函数名和参数名；3、信号名长度不要太长；4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。
注意在同一个设计中要使用同一个小写字母表示低电平有效；7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；9、尽量遵循业界已经习惯的一些约定。
如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。
注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；12、每一行语句独立成行。
尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。
同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；13、建议采用缩进提高续行和嵌套语句得可读性。
缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。
Verilog学习心得
Verilog学习心得因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module. 比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register, 如果是，它的clock是什么? D端是什么？Q端是什么？有没有清零和置位？同步还是异步？再比如上面讨论的三态输出问题，首先想到的应该是在register的输出后面加一个三态门，而不是如何才能让编译器知道要“赋值”给一个信号为三态。
同样，Verilog中没有“编译”的概念，而只有综合的概念。
写硬件描述语言的目的是为了综合，所以说要想写的好就要对综合器有很深的了解，这样写出来的代码才有效率。
曾经接触过motorola苏州设计中心的一位资深工程师,他忠告了一句:就是用verilog描述电路的时候,一定要清楚它实现的电路,很多人只顾学习verilog语言,而不熟悉它实现的电路,这是设计不出好的电路来的.一般写verilog code时，对整个硬件的结构应该是很清楚了，最好有详细的电路图画出，时序问题等都应该考虑清楚了。
可以看着图直接写code。
要知道,最初Verilog是为了实现仿真而发明的.不可综合的Verilog 语句也是很重要的.因为在实际设计电路时,除了要实现一个可综合的module外,你还要知道它的外围电路是怎样的,以及我的这个电路与这些外围电路能否协调工作.这些外围电路就可以用不可综合的语句来实现而不必管它是如何实现的.因为它们可能已经实际存在了,我仅是用它来模拟的.所以,在写verilog的时候应该要先明确我是用它来仿真的还是综合的.要是用来综合的话,就必须要严格地使用可综合的语句,而且不同的写法可能产生的电路会有很大差别,这时就要懂一些verilog综合方法的知识.就像前面说的,脑子里要有一个硬件的概念.特别是当综合报错时,就要想一想我这种写法能不能用硬件来实现,verilog毕竟还不是C,很多写法是不可实现的.要是这个module仅是用来仿真的,就要灵活得多了,这时你大可不必太在意硬件实现.只要满足它的语法,实现你要的功能就行了.有网友说关于#10 clk=~clk的问题，虽然这种语句是不可综合的，但是在做simulation和verification是常常用它在testbench中来产生一个clock信号。
verilog_经验(适合初学者)
先记下来，後面會有進一步的解說：1、不使用初始化语句；2、不使用延时语句；3、不使用循环次数不确定的语句，如：forever，while等；4、尽量采用同步方式设计电路；5、尽量采用行为语句完成设计；6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；7、所有的内部寄存器都应该可以被复位；8、用户自定义原件（UDP元件）是不能被综合的。
一：基本Verilog中的变量有线网类型和寄存器类型。
线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。
二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。
因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。
Assign语句中的延时综合时都将忽视。
2、过程性赋值：过程性赋值只出现在always语句中。
阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。
建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。
过程性赋值的赋值对象有可能综合成wire, latch,和flip-flop，取决于具体状况。
如，时钟控制下的非阻塞赋值综合成flip-flop。
过程性赋值语句中的任何延时在综合时都将忽略。
建议同一个变量单一地使用阻塞或者非阻塞赋值。
3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。
4、算术操作符：Verilog中将reg视为无符号数，而integer视为有符号数。
因此，进行有符号操作时使用integer,使用无符号操作时使用reg。
5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。
如：Wire [3:0] A,B;Wire [4:0] C;Assign C=A+B;C的最高位用来存放进位。
6、关系运算符：关系运算符：<,>,<=,>=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net 还是integer。
verilog语法总结
Verilog语法总结整理：张步阳1.如果没有明确说明，则端口都是wire线网型的，且输入端口只能是wire线网型的。
2.wire型数据通常以assign关键字指定的组合逻辑信号。
wire只能被assign连续赋值，reg只能在initial和always中赋值。
Input端口只能定义成wire型。
3.reg是寄存器数据类型的关键字。
寄存器是数据存储单元的抽象，通过赋值语句可以改变寄存器存储的值，相当于改变触发器存储的值。
reg型常用来表示always模块内的指定信号，代表触发器。
在always块内被赋值的每一个信号都必须定义为reg型，即赋值操作符的左端变量必须是reg型。
reg型只能在initial和always中赋值。
4.所说的always必须用reg意思是always里面的赋值语句中的被赋值值的变量为reg型，而不是说在always里面出现的变量都为reg型。
5.reg型与wire型的区别在于：reg型保持最后一次的赋值，而wire型需要持续的驱动。
6.memory型通过对reg型变量建立数组对存储器建模。
reg[n-1:0]存储器名[m-1:0] reg[n-1:0]定义了存储器中每一个存储单元的大小，即该存存储器单元是一个n位位宽的寄存器，[m-1:0]代表了存储器的大小，即该存储器中有多少个这样的寄存器。
7.一个n位的寄存器可以在一条赋值语句中直接赋值，而一个完整的存储器则不行，如果要对memory型存储单元进行读写，则必须要指定地址。
8.用parameter定义常量。
9.下划线“_”可以随意用在整数和实数中，没有实际意义，只是为了提高可读性。
例如56等效于5_6。
10.整数负数使用补码形式表示。
整数的基数格式[长度] ‘基数数值长度是常量的位长，基数可以是二进制、十进制、十六进制之一。
数值不能为负数，是基于基数的数字序列。
11.在进行基本算术运算时，如果某一操作数有不确定的值X，则运算结果也是不确定值X。
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个人总结Verilog代码编写的25条经验
1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；
2、使用有意义的信号名、端口名、函数名和参数名；
3、信号名长度不要太长；
4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；
5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；
6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。
注意在同一个设计中要使用同一个小写字母表示低电平有效；
7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；
8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；
9、尽量遵循业界已经习惯的一些约定。
如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；
10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；
11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。
注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；
12、每一行语句独立成行。
尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。
同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；
13、建议采用缩进提高续行和嵌套语句得可读性。
缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。
同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力；
14、在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字；
15、在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：
输入信号的clk、rst、enables other control signals、data and address signals。
然后再申明输出信号的clk、rst、enalbes other control signals、data signals；
16、在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误；
17、如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。
注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；
18、尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数；
19、对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。
注意标号名不要与信号名、变量名重复；
20、代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准；
21、在设计中不要直接使用数字，作为例外，可以使用0 和1。
建议采用参数定义代替直接的数字。
同时，在定义常量时，如果一个常量依赖于另一个常量，建议在定义该常量时用表达式表示出这种关系；
22、不要在源代码中使用嵌入式的dc_shell 综合命令。
这是因为其他的综合工具并不认得这些隐含命令，从而导致错误的或较差的综合结果。
即使使用Design Compiler，当综合策略改变时，嵌入式的综合命令也不如放到批处理综合文件中易于维护。
这个规则有一个例外的综合命令，即编译开关的打开和关闭可以嵌入到代码中；
23、在设计中避免实例化具体的门级电路。
门级电路可读性差，且难于理解和维护，如果使用特定工艺的门电路，设计将变得不可移植。
如果必须实例化门电路，我们建议采用独立于工艺库的门电路，如SYNOPSYS 公司提供的GTECH 库包含了高质量的常用的门级电路；
24、避免冗长的逻辑和子表达式；
25、避免采用内部三态电路，建议用多路选择电路代替内部三态电路。