-锁相环的频率合成器课程设计报告
锁相环的频率合成器课程设计
锁相环的频率合成器院系：信息工程学院班级：09通三姓名：谭长明学号：2009550824指导老师：蒋近摘要：二十一实际，随着社会科技的发展与进步，具有高稳定性和准确度的频率源已经成为通信、雷达、仪器仪表、高速计算机及导航系统的主要组成部分。
高性能的频率源可通过频率合成技术获得。
随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。
由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。
关键字：分频锁相环晶振计数器鉴相器一．设计要求1.1 根据设计框图设计出具体的实现电路1.2 频率稳定度至少达到10-5/月的稳定度；1.3 输出频率从1KHz-999KHz预置可调；1.4 焊接系统电路并调试二．设计原理2.1 锁相环原理锁相环(PLL)是构成频率合成器的核心部件。
主要由相位比较器(PD)、压控振荡器(VCO)、环路滤波器(LP)和参考频率源组成。
锁相环是一种利用外部输入的参考信号控制环路内部振荡信号反馈控制电路。
他的被控制量是相位，被控对象是压控振荡器。
如图1所示，如果锁相环路中压控振荡器的输出信号频率发生变化，则输入到相位比较器的信号相位θv(t)和θR(t)必然会不同，使相位比较器输出一个与相位误差成比例的误差电压Vd(t)，经环路滤波器输出一个缓慢变化的直流电压Vc(t)，来控制压控振荡器输出信号的相位，使输入和输出相位差减小，直到两信号之间的相位差等于常数。
此时，压控振荡器的输出信号频率和输入信号频率相等，且环路处于锁定状态。
2.2 锁相环频率合成器原理如图2所示，锁相环频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。
参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。
可变分频器对压控振荡器的输出信号进行分频，分频之后返回到相位比较器输入端与参考信号进行比较。
当环路处于锁定时有f1=f2，因为f1=fr/M ，f2=fo/N ，所以有fo=Nfr/M 。
数字锁相频率合成器实验报告教材
课程设计实验报告课程名称：电子系统设计题目名称：数字锁相频率合成器学生学院：信息工程学院专业班级：学号：学生姓名：指导教师：2014年 05 月31 日一、课程任务1、根据锁相环原理，确定电路形式，画出电路图；2、计算电路元件参数，正确选取元器件，利用Proteus软件进行仿真；3、画出原理图、PCB图；4、制作电路板，组装、焊接电路；5、调试、测试电路功能，撰写课程设计报告。
二、课程目的1、能够在设计中综合运用所学知识解决实际问题。
3、初步掌握工程设计的一般方法，具备一定的工程设计能力。
4．培养独立思考和独立解决问题的能力，培养科学精神和严谨的工作作风。
三、实验原理频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线性运算，产生具有同样稳定度和精确度的大量离散频率的过程。
用锁相环迫使压控振荡器 (VCO)的频率锁定在高稳定的参考频率上，从而获得多个稳定频率,故又称锁相式频率合成。
数字锁相式频率合成器的基本形式是由压控振荡器、鉴相器、可变分频器和环路滤波器组成。
压控振荡器的输出信号经可变分频器分频后在鉴相器内与参考信号比相。
当压控振荡器发生频率漂移时，鉴相器输出的控制电压也随之变化，从而使压控振荡器频率始终锁定在N倍的参考频率上，改变可变分频器的分频比，便可改变频率合成器的输出频率。
四、设计指标1利用锁相环设计的频率合成器：2要求：输入频率fi=100 Hz；3输出频率fO=100Hz～99.9 KHz；4倍频系数:N=1～999五、实验测试要求1．测VCO曲线，即压控振荡器曲线；2．测VCO中心频率f0；3．求VCO增益：K=Δf/ΔV；4．测锁相环锁定范围：fL～fH；5．求频率合成器的阶数。
六、Protues仿真七、模块电路图（1）CD4046锁相环模块(2)分频器模块（3）555波形发生模块（4）电源及电路保护模块八、设计过程（1）系统框架（2）振荡源设计555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。
锁相环调频和解调实验,频率合成器实验
实验11 锁相调频与鉴频实验一、实验目的1.掌握锁相环的基本概念。
2.了解集成电路CD4046的内部结构和工作原理。
3.掌握由集成锁相环电路组成的频率调制电路/解调电路的工作原理。
二、预习要求1.复习反馈控制电路的相关知识。
2.锁相环路的工作原理。
三、实验仪器1.高频信号发生器2.频率计3.双踪示波器4.万用表5.实验板GPMK8四、锁相环的构成和基本原理（1）锁相环的基本组成图11-1是锁相环的基本组成方框图，它主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）组成。
图11-1 锁相环的基本组成① 压控振荡器（VCO ）VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压。
所谓压控振荡器就是振荡频率受输入电压控制的振荡器。
② 鉴相器（PD ）PD 是一个相位比较器，用来检测输出信号0V （t ）与输入信号i V （t ）之间的相位差θ (t)，并把θ(t)转化为电压)(t V d 输出，)(t V d 称为误差电压，通常)(t V d 作为一直流分量或一低频交流量。
③ 环路滤波器（LF ）LF 作为一低通滤波电路，其作用是滤除因PD 的非线性而在)(t V d 中产生的无用组合频率分量及干扰，产生一个只反映θ(t)大小的控制信号)(t V C 。
4046锁相环芯片包含鉴相器（相位比较器）和压控振荡器两部分，而环路滤波器由外接阻容元件构成。
（2）锁相环锁相原理锁相环是一种以消除频率误差为目的反馈控制电路，它的基本原理是利用相位误差电压去消除频率误差。
按照反馈控制原理，如果由于某种原因使VCO 的频率发生变化使得与输入频率不相等，这必将使)(t V O 与)(t V i 的相位差θ(t)发生变化，该相位差经过PD 转换成误差电压)(t V d 。
此误差电压经过LF 滤波后得到)(t V c ，由)(t V c 去改变VCO 的振荡频率，使其趋近于输入信号的频率，最后达到相等。
频率合成实验报告
频率合成实验（虚拟实验）
姓名：张小凡 学号：04010888
（一） 锁相环频率合成器
此时环路的锁定时间约为9微秒，前置分频比为3，环路分频比为10
，示波器1‐6波形 分析：（将 synSen 的初始值为3e6与 5e6与初始情况作比较）
3e6时，控制电压稳定时幅度更大，稳定性略差，环路锁定时间较短；
5e6时，控制电压稳定时幅度较小，稳定性好，环路锁定时间较长；
（二）小数频率合成器
可以看出该锁相环采用的是异或门鉴相器，其鉴相器输出信号是输入信号和反馈信号的异或，并且这是一个平均分频比为10.3的小数分频频率合成器，一个循环周期内的分频次数为10，其中必须进行7次10分频，还有3次11分频。
电荷泵锁相环频率合成器的设计的开题报告
电荷泵锁相环频率合成器的设计的开题报告一、课题背景与意义随着通信技术的发展，同步和调制技术已成为通信系统中不可或缺的一部分。
其中，电荷泵锁相环（Charge Pump Phase-Locked Loop，CPPLL）频率合成器作为一种优秀的频率合成器，由于其具有高精度、高稳定性、低噪声等优势，被广泛应用于无线通信系统、数字电路和可编程逻辑系统等领域。
因此，设计一种高性能的CPPLL频率合成器，对于提高通信系统的性能、降低通信成本，具有重要的意义。
二、研究内容及目标本文将研究设计一种高性能的CPPLL频率合成器，具体内容及目标如下：1.分析电荷泵锁相环频率合成器的基本原理和结构特点。
2.设计CPPLL频率合成器的关键模块，包括VCO、相频检测、环路滤波器、电荷泵等。
3.利用Cadence软件进行电路仿真和优化，验证设计的正确性和性能优劣。
4.设计一种高性能、低成本的CPPLL频率合成器，实现其在无线通信等领域中的实际应用。
三、研究难点及解决方法1.关键模块设计：在设计CPPLL频率合成器的关键模块时，需要充分考虑其复杂性、稳定性、噪声等因素，并且需要合理地分配设计资源，以达到最佳的性能和成本效益。
2.电路设计分析：在电路仿真和分析过程中，需要使用先进的软件工具，对电路进行精确的分析和模拟，对芯片器件的特性和参数进行深入研究，以最大限度地提高电路的性能。
3.性能指标测试：在实现CPPLL频率合成器的功能之后，需要进行一系列的性能指标测试，包括相位噪声、抖动、频率稳定性等指标的测试和验证，以确保其达到实际应用的要求。
四、研究方法和技术路线1.文献调研：通过查阅有关文献，了解CPPLL频率合成器的基本原理、结构特点、各模块的功能及实现方法等内容。
2.电路设计：选用先进的电路设计软件，对CPPLL频率合成器的关键模块进行设计和优化，实现电路的高性能和成本控制。
3.电路仿真：通过对电路进行仿真和优化，分析并优化器件参数和设计方案，提高电路的稳定性和性能。
锁相式数字频率合成器实验报告.
*******************实践教学*******************兰州理工大学计算机与通信学院2012年春季学期《通信系统基础实验》设计项目实验报告设计题目：锁相式数字频率合成器实验报告专业班级：设计小组名单：指导教师：陈昊目录一、设计实验目的 (3)二、频率合成基本原理 (4)2.1频率合成的概念 (4)2.2频率合成器的主要技术指标 (4)2.3锁相频率合成器 (5)三、锁相环技术 (6)3.1 锁相环工作原理 (6)3.2 锁相环CD4046芯片介绍 (6)四、基于锁相环技术的倍频器 (10)4.1 HS191芯片介绍 (10)4.2 基于锁相环技术的倍频器的设计 (12)4.2.1 工作原理 (12)3.2.2 Proteus软件仿真 (13)4.2.3 硬件实现 (14)4.2.4 锁相环参数设计 (15)五、总结与心得 (17)六、参考文献 (18)七、元器件清单 (19)一、设计实验目的1. 掌握VCO压控振荡器的基本工作原理。
2. 加深对基本锁相环工作原理的理解。
3. 熟悉锁相式数字频率合成器的电路组成与工作原理.。
二、频率合成基本原理2.1频率合成的概念频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线性运算，产生具有同样稳定度和精确度的大量离散频率的过程。
实现频率合成的电路叫频率合成器，频率合成器是现代电子系统的重要组成部分。
在通信、雷达和导航等设备中，频率合成器既是发射机频率的激励信号源，又是接收机的本地振荡器；在电子对抗设备中，它可以作为干扰信号放生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。
早期的频率合成是用多晶体直接合成，以后发展成用一个高稳定参考源来合成多个频率。
20世纪50年代出现了间接频率合成技术。
但在使用频段上，直到50年代中期仍局限于短波范围。
60年代中期，带有可变分频的数字锁相式频率合成器问世。
基于CD4046锁相环的频率合成器设计
三、确定电路组成方案
原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：
图2 1——999分频器
五、锁相环参数设计
本设计中，M固定，N可变。基准频率f2定为100Hz，改变N值，使N=7001~7999，则可产生f2=700.1KHz—799.9KHz的频率范围。锁相环锁存范围：
fmax=800.00KHz
fmin=700.00KHz
则fmax/fmin=1.1
使用相位比较器PC2
（三）、N分频的设计
根据本次课程设计的要求，需设计一个N=7000-7999的分频计。通过方案的比较采用四块CD4522构成。CD4522是可预置数的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1—Q4是计数器输出端，其余控制端的功能如下：
PE（3）=1时，D1—D4值置进计数器EN（4）=0，且CP（6）时，计数器（Q1—Q4）减计数；CF（13）=1且计数器（Q1—Q4）减到0时，QC(12)=1 Cr(10)=1时，计数器清零。
3、拨动拨码盘，测输出频率
拨码盘
输出频率f（Hz）
输出波形
7000
700.00K
方波
7001
700.10K
方波
7051
705.10K
方波
7551
755.10K
简易频率合成器实验报告
竭诚为您提供优质文档/双击可除简易频率合成器实验报告篇一：简易频率合成器图滨江学院课程报告课程院系电子工程专业班级电科（2）任课教师赵静姓名凌超简易频率合成器一、技术指标1、输出信号的频率范围：1khz-99khz2、步进频率：1Khz3、输出电平为方波二、设计原理总体设计原理的框图与描述1、cD4046锁相环电路设计(1)、锁相环基本组成锁相环主要由相位比较Ⅰ、Ⅱ、压控振荡器（Vco）、线性放大器、源跟随器、整形电路等部分构成。
(2)、鉴相器（pD）鉴相器主要由放大整形电路和相位比较器组成。
比较器Ⅰ采用异或门结构，当两个输人端信号ui、uo的电平状态相异时，输出端信号uΨ为高电平；反之，ui、uo电平状态相同时，uΨ输出为低电平。
当ui、uo的相位差Δφ在0°-180°范围内变化时，uΨ的脉冲宽度m亦随之改变，即占空比亦在改变。
对相位比较器Ⅰ，它要求ui、uo的占空比均为50%（即方波），这样才能使锁定范围为最大。
相位比较器Ⅱ对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。
它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。
(3)、压控振荡器（Vco）cD4046锁相环采用的是Rc型压控振荡器，须外接电容c1和电阻R1作为充放电元件。
当pLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。
由于Vco是一个电流控制振荡器，对定时电容c1的充电电流与从9脚输入的控制电压成正比，使Vco的振荡频率亦正比于该控制电压。
当Vco控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。
Vco振荡频率的范围由R1、R2和c1决定。
由于它的充电和放电都由同一个电容c1完成，故它的输出波形是对称方波(4)、低通滤波器cD4046的滤波器是需要外接来完成的，使用Rc型滤波器，Rc时间常数要选择合适的。
锁相频率合成器报告
简单锁相频率合成器设计报告组别：第二组姓名：武艳磊陆祖送许志强时间：2007年7月31日简单锁相频率合成器摘要：随着通讯，宇航，和遥控遥测技术的不断发展，对信号频率的调控，稳定度和准确度的要求不断提高。
锁相频率合成器是利用锁相环的窄带跟踪特性，在石英晶体振荡器提供的基准频率源的作用下，产生一系列离散频率的仪器。
它主要有两个分频器CC4040,CC40103和一个锁相环路CD4046组成，首先有分频器R(CC4040)把基准频率源经R分频后送入签相器，而锁相环压控振荡器输出的频率经分频器N(CC40103)N分频后也送入签相器，然后由锁相环路输出需要的频率。
它的优点是系统结构简单，输出频率成分频谱纯度高，而且易于得到大量的离散频率，是一个较好频率转换系统。
关键词：锁相，签频，分频正文：一、系统设计方案一：直接式频率合成器，通过倍频器，分频器，混频器对信号进行加减乘除运算，得到各种所需频率。
直接式频率合成器的优点是转换时间短，并能产生任意小的频率增量，但是它也存在不可克服的缺点，用这种方法的频率范围将收到限制。
大量的倍频，混频等电路需要大量的滤波电路，使电路复杂化。
而且输出端的谐波，燥声和寄生频率难以抑制。
方案二：间接式频率合成器，主要是利用锁相环的频率跟踪特性来得到不同的频率，结构图框图如图1：它的优点是结构简单，输出频率成分频谱纯度高，而且容易得到大量的离散频率。
综上所述，为了更容易实现频率合成器的功能所以选择了方案二。
二、单元电路设计频率合成器的中心部分是CD4046锁相环路，其内部结构电路如下：CD4046工作原理如下：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。
集成电路课程设计锁相环CD4046设计频率合成器
集成电路实验报告学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器1K，步进为范围是10k~100K设计和制作步骤：确定电路形式，画出电路图。
计算电路元件参数并选取元件。
组装焊接电路。
调试并测量电路性能。
确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。
，晶体振荡器输出的信号频率f1分频）得到经固定分频后（M，输入锁相环的相f1'基准频率。
锁相环PC）位比较器（VCO的分频）输出信号经可编程分频器（N PC 的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：后输入到)为基准频率(f'1 f1/M=f1'=f2/N 故f2=Nf'1。
f2N率变化时，就可以得到一系列的输出频当设计方法、振荡源的设计（一）晶体组成与非门和用CMOS1M 使振荡器，如图14。
图中Rf 1MHz 工作于线性放大区。
晶体的等效F1 构成谐振回路。
C1、、电感，C1C2 C2可利用器件的分布电容不另接。
CD4049。
、F2、F3使用F1（分频的设计二）、N位拨码开8码CD40103是BCD8位分频器。
采用进行分频。
分频采用NCD401031KRP1N关控制分频大小。
输入的二进制大小即为分频器分频。
图中为排阻 2分频的设计）1KHZ标准信号源设计（即M（三）、包含二分频、四分频、十分频，4518根据4518的输出波形图，可以看出分频器，也就是三个十分频器，个计数器）组成一个1000用二片CD4518（共4500hz的晶振信号变成这样就可把2MHz2Khz.再经过双D触发器，这样信号变为的标准信号。
如下图所示：（四） 4046锁相环的设计3信号从14脚输入。
锁相环4046为主芯片。
电路图如下：500Hz脚接低通滤波器。
锁相式数字频率合成器的设计实验报告解析甄选范文
锁相式数字频率合成器的设计实验报告解析实验四锁相式数字频率合成器的设计一． 实验目的1. 掌握锁相环及频率合成器原理。
2. 利用数字锁相环CD4046设计制作频率合成器。
3. 利用有源滤波器将CD4046输出方波。
二． 实验仪器1． DSO-2902示波器/逻辑分析仪一台 2． 模拟信号源一台 3． 锁相环电路板一个 4． 微机一台5． 微机专用直流电源一台 三． 实验原理1．锁相频率合成器原理锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。
即将某一基准频率经过锁相环（PLL ）的作用，产生需要的频率。
原理框图如图4-1所示。
图4-1 锁相环原理框图由图4-1可知，晶体振荡器的频率i f 经M 固定分频后得到步进参考频率REF f ，将REF f 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出d U 正比与两路输入信号是相位差，d U 经环路滤波器得到一个平均电压c U ，c U 控制压控振荡器（VCO ）频率0f 的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。
锁定后的频率为0//i REF f M f N f ==即()0/i REF f N M f N f ==⋅。
当预置分频数N 变化时，输出信号频率0f 随着发生变化。
锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围，详细原理见参考书。
2.CD4046锁相环工作原理数字锁相环CD4046由两个鉴相器、一个压控振荡器、一个源极跟随器和一个齐纳二极管组成。
鉴相器有两个共用输入端INPCA和INPCB，输入端INPCA既可以与大信号直接匹配，又可直接与小信号相接。
自偏置电路可在放大器的线性区调整小信号电压增益。
鉴相器Ⅰ为异或门，鉴相器Ⅱ为四组边沿触发器。
由于CD4046的两个鉴相器输入信号均为数字信号，所以称CD4046位数字锁相环。
锁相式数字频率合成器设计
信息科学与技术学院通信原理课程设计课题名称：数字频带通信系统的建模与设计学生姓名：王太程2011508199学院：信息科学与技术学院专业年级：电子信息工程2011级指导教师：钟福如讲师完成日期：二○一四年七月十日目录第0章引言 (2)第1章 (4)1.1 设计任务要求及方案论证 (4)1.1.1 任务要求 (4)1.1.2 锁相环频率合成的原理 (4)1.1.3锁相环频率的合成与应用(调制与解调) (6)1.1.4锁相环在调制中的应用 (7)1.1.5 锁相环在解调中的应用 (8)1.1.6 锁相环在频率合成电路中的应用 (9)1.2 仿真工具SYSTEMVIEW简介 (9)1.3 电路的设计与调试 (10)1.3.1 三环式锁相环频率合成电路 (10)第2章 (12)2.1 仿真的结果及分析 (12)第3章 (14)参考文献 (15)第0章引言锁相环（Phase Lock Loop），简称PLL，是一种利用外部输入的参考信号控制环路内部振荡信号反馈控制电路。
他的被控制量是相位，被控对象是压控振荡器。
如果锁相环路中压控振荡器的输出信号频率发生变化，则输入到相位比较器的信号相位θv(t)和θR(t)必然会不同，使相位比较器输出一个与相位误差成比例的误差电压Vd(t)，经环路滤波器输出一个缓慢变化的直流电压Vc(t)，来控制压控振荡器输出信号的相位，使输入和输出相位差减小，直到两信号之间的相位差等于常数。
此时，压控振荡器的输出信号频率和输入信号频率相等，且环路处于锁定状态。
锁相环是构成频率合成器的核心部件。
主要由相位比较器(Phase Discriminator)、压控振荡器(Voltage Control Oscillator)、环路滤波器(Loop Filter)组成。
锁相环路是一个能跟踪输入信号相位的闭环自动控制系统。
锁相环路系统在各个领域都有很多的用途，发展将势不可挡。
锁相环路在宇宙飞行目标的跟踪、遥测和遥控、电视接收机、电动机转速控制、自动跟踪调谐等领域都有更好的发展。
锁相频率合成器报告
简单锁相频率合成器设计报告组别：第二组姓名：武艳磊陆祖送许志强时间：2007年7月31日简单锁相频率合成器摘要：随着通讯，宇航，和遥控遥测技术的不断发展，对信号频率的调控，稳定度和准确度的要求不断提高。
锁相频率合成器是利用锁相环的窄带跟踪特性，在石英晶体振荡器提供的基准频率源的作用下，产生一系列离散频率的仪器。
它主要有两个分频器CC4040,CC40103和一个锁相环路CD4046组成，首先有分频器R(CC4040)把基准频率源经R分频后送入签相器，而锁相环压控振荡器输出的频率经分频器N(CC40103)N分频后也送入签相器，然后由锁相环路输出需要的频率。
它的优点是系统结构简单，输出频率成分频谱纯度高，而且易于得到大量的离散频率，是一个较好频率转换系统。
关键词：锁相，签频，分频正文：一、系统设计方案一：直接式频率合成器，通过倍频器，分频器，混频器对信号进行加减乘除运算，得到各种所需频率。
直接式频率合成器的优点是转换时间短，并能产生任意小的频率增量，但是它也存在不可克服的缺点，用这种方法的频率范围将收到限制。
大量的倍频，混频等电路需要大量的滤波电路，使电路复杂化。
而且输出端的谐波，燥声和寄生频率难以抑制。
方案二：间接式频率合成器，主要是利用锁相环的频率跟踪特性来得到不同的频率，结构图框图如图1：它的优点是结构简单，输出频率成分频谱纯度高，而且容易得到大量的离散频率。
综上所述，为了更容易实现频率合成器的功能所以选择了方案二。
二、单元电路设计频率合成器的中心部分是CD4046锁相环路，其内部结构电路如下：CD4046工作原理如下：输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud 加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。
锁相环频率合成器课程设计报告倪洁
电子信息工程综合课程设计报告题目：锁相环频率合成器学院：信息工程学院专业： 11级电子信息工程学号： 2011550901姓名：倪洁指导教师：苏永新完成日期： 2014年11月26日目录摘要： (2)一、频率合成器简介 (3)二、锁相环频率合成器原理 (3)2.1 锁相环路设计基础 (3)2.1.1锁相环基本原理 (3)2.1.2 基本环路方程 (5)2.1.3 环路相位模型和基本方程 (8)2.1.4锁相环工作过程的定性分析 (9)2.1.5锁相环路的线性分析 (10)2.2频率合成器及其技术指标 (11)2.3锁相环频率合成器工作原理 (12)三、确定电路组成方案 (13)四、设计方法 (13)4.1、振荡源的设计 (13)4.2、N分频的设计 (14)4.3、1KHZ标准信号源设计（即M分频的设计） (16)五、锁相环参数设计 (16)六、仿真图如下 (17)七、焊接图 (17)八、调试步骤 (18)九、实验遇到问题及解决办法 (18)十、心得体会 (19)锁相环设计频率合成器摘要：现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。
晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。
但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。
锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。
其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。
直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。
本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。
基本锁相环、锁相式数字频率合成器系统实验
2006-11-2
实验目的
1. 加深对基本锁相环工作原理的理解 2. 熟悉锁相式数字频率合成器的电路组成与工作原理
2006-11-2
实验设备
1. 实验仪器仪表 • +5V稳压电源 稳压电源 • 示波器 • 信号发生器（频率计） 信号发生器（频率计） • 通信实验系统实验箱
2006-11-2
原始数据要求 原始数据要求
1. 记录观察同步、跟踪和捕捉过程时的各三组输入输出频率值 记录观察同步、 2. 原始数据记录同步带和捕捉带的上下限频率值 3. 原始数据记录不同分频比下的频率值 4. 原始数据记录最大最小分频比
2006-11-2
实验报告要求 实验报告要求
1. 简略讲述数字锁相环的原理及其在频率合成上的应用依据 2. 给出基本锁相环和数字频率合成器的原理框图 3. 分析实验所观察到的同步、跟踪和捕捉过程 分析实验所观察到的同步、 4. 计算同步带宽和捕获带宽，并比较两者 计算同步带宽和捕获带宽， 5. 根据实验结果给出分频比和输出频率的关系式 6. 完成思考题 ：在基本锁相环电路中，若要扩大捕捉带，可采用 完成思考题2：在基本锁相环电路中，若要扩大捕捉带， 什么措施？ 什么措施？
TP403 TP402 SW401 SW402 SW403
2006-11-2
实验内容
一、基本锁相环实验
1. 观察同步：SW401和SW402置为 ，SW403置为 ；按下K2、K100、K400；按 观察同步： 和 置为000， 置为001；按下 、 、 ； 置为 置为 开始” “开始”和“VCO”，直到显示“4”；K402接1-2，K401接2-3，此时用信号源产生 ，直到显示“ ； 接 ， 接 ， 50kHz的方波信号，在TP401处观察输入波形，在TP402处观察 的方波信号， 处观察输入波形， 处观察VCO输出波形。 输出波形。 的方波信号 处观察输入波形 处观察 输出波形 观察跟踪：在上述的基础上改变信号源的输出频率，在TP402处观察输出频率。 观察跟踪：在上述的基础上改变信号源的输出频率， TP402处观察输出频率。 观察捕捉：调节信号源输出 观察捕捉：调节信号源输出2MHz，调节信号源直至环路入锁。 ，调节信号源直至环路入锁。 测试同步带和捕捉带，计算带宽：调节信号源输出50kHz， 测试同步带和捕捉带，计算带宽：调节信号源输出 ， 增加信号源输出频率直至环路失锁，此时的输入频率即同步带的最高频率； ① 增加信号源输出频率直至环路失锁，此时的输入频率即同步带的最高频率； 减小信号源输出频率直至环路锁定，此时的输入频率即捕捉带的最高频率； ② 减小信号源输出频率直至环路锁定，此时的输入频率即捕捉带的最高频率； 继续减小输入频率直至环路失锁，此时的输入频率即同步带的最低频率； ③ 继续减小输入频率直至环路失锁，此时的输入频率即同步带的最低频率； 增加信号源输出频率直至环路锁定，此时的输入频率即捕捉带的最低频率。 ④ 增加信号源输出频率直至环路锁定，此时的输入频率即捕捉带的最低频率。
集成电路课程设计——锁相环CD4046设计频率合成器
集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。
计算电路元件参数并选取元件O组装焊接电路。
调试并测量电路性能。
确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。
图中Rf使F1工作于线性放大区。
晶体的等效电感，Cl> C2构成谐振回路。
C1、C2可利用器件的分布电容不另接。
Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。
如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz信号从14脚输入。
3脚4脚接N分频电路，即40103分频电路。
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湘潭大学基于锁相环的频率合成器课程设计报告学院：姓名：学号：班级：指导教师：日期：2014年11月12 日同组人：朱翊目录一、设计和制作任务 (3)二、主要技术指标 (3)三、确定电路组成方案 (3)四、设计方法 (4)（一）、振荡源的设计 (4)（二）、N分频的设计 (4)（三）、1KHZ标准信号源设计（即M分频的设计） (5)五、锁相环参数设计 (6)六、调试步骤 (7)七、实验小结 (8)八、电路板制作 (8)九、心得体会 (9)附录：各芯片的管脚图 (10)锁相环CD4046设计频率合成器内容摘要：频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。
在通信、雷达、测控、仪器表等电子系统中有广泛的应用，频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。
并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。
关键词：频率合成器CD4046一、设计和制作任务1．确定电路形式，画出电路图。
2．计算电路元件参数并选取元件。
3．组装焊接电路。
4．调试并测量电路性能。
5．写出课程设计报告书二、主要技术指标1．频率步进 1kHz2．频率稳定度f ≤1KHz3．电源电压 Vcc=5V三、确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f1’，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率)当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2。
四、设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。
图中Rf 使F1工作于线性放大区。
晶体的等效电感，C1、C2构成谐振回路。
C1、C2可利用器件的分布电容不另接。
F1、F2、F3使用CD4049。
（二）、N分频的设计方案一：用一片CD4017作分频器组成2-9KHZ频率合成器。
4017构成二、三，┅九等分频器，将上述4017组成的分频器代入图15中的1/N分频器，就组成2——9KHZ频率合成器。
方案二：单片CD4522频率合成器构成1-9kHz变化。
CD4522是可预置数的二一十进制1/N减计数器。
其引脚见附录。
其中D1-D4是预置端，Q1—Q4是计数器输出端，其余控制端的功能如下：PE（3）=1时，D1—D4值置进计数器EN（4）=0，且CP（6）时，计数器（Q1—Q4）减计数；CF（13）=1且计数器（Q1—Q4）减到0时，QC(12)=1Cr(10) =1时，计数器清零。
单片4522分频器，拨盘开关为BCD码开关，如当数据窗口显示3时则A和1，2相连；当显示5时，则A和14相连，其余类推。
4个100K电阻用来保证当拨盘开关为某脚不和A相连，也就是悬空时，为低电平。
工作过程是这样的：设拨盘开关拨到N，当某时刻PE（3）=1，则N置到IC内的计数器中，下一个CP来时，计数器减计数变为N-1，……，一直到第N个CP来时，计数器为0。
这时由于CF（13）=1，所以QC（12）=1，也即PE（3）=1又恢复到开始状态，开始一个新的循环。
很显然，每来个N个CP，QC（12）就会出现一个高电平，也就是QC（12）应是CP的N分频信号。
用改图电路代替上图中4017部分，组成1－9KHz频率合成器方案三：用三片4522组成1——999HHZ频率合成器如下图，最终应做到拨盘开关的数值是多少，VCO输出信号的频率就是多少KHz。
图3 1——999HHZ频率合成器方案比较：虽然三个方案都能实现频率合成器，方案一和方案二差不多，原理简单，结构清晰，但是最终频率只能实现1-9kHz，而方案三虽然原理和结构上都比较复杂，但是可以达到1-999KHz的频率变化，所以选择方案三。
（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518（共4个计数器）组成一个1000分频器，也就是三个十分频器，这样就可把1MHz的晶振信号变成1KHz的标准信号。
如下图所示：通过前面的分析可以得到总体的设计电路图如下：五、锁相环参数设计本设计中，M固定，N可变。
基准频率f’1定为1KHz，改变N值，使N=1~999，则可产生f2=1KHz—999KHz的频率范围。
锁相环锁存范围：fmax=1M~1.1MHzfmin=100~1KHz则fmax/fmin=1K~11K使用相位比较器PC21）若R2≠∞，则由fmax/fmin=1K-11K由右图大概确定R2/R1的值约为（1-10）K选定R1=10KΩ,可得R2=（100-500）KΩ。
选定Vdd=5-10v,参照右图与fmin=100~1kHz可求出C1=2*10-4uF2）若R2=∞，由fo=fmax/2=500KHz,参照图5并选定Vdd=5~10v，可得C1=1.5*10-4~2*10-4uF又2fc=fmax+fmin=(1000.1~1001)kHz,2fl=fmax-fmin=(999~999.9)kHz,T1=R3*C2 最终算出R3*C2=2π*fl/(2πfc)2 =0.318uF令R3=10KΩ，则C2≈31.8pF六、调试步骤测试4046本身的振动频率七、实验小结在做实验过程中碰到一下几个问题：1、开始时，输出一直没有信号首先我先检查了振荡源，M分频，N分频及锁相环模块，先确定是那个模块出了问题。
检查结果发现振荡源不起振，经过认真检查了电路，后来发现原来是自己没有认真阅读芯片资料，CD4049的电源是接1脚的，而我把电源给接16脚了。
2、振荡源起振后，输出仍然没有信号1）检查M分频，用示波器观察4518各级分频器的输出信号，输出结果为1KHz，显然M分频模块正常工作。
2）检查锁相环部分，断开4046的鉴相器输入端（3）脚和4522的连线，让4046的（3）、（4）脚短接，即不分频。
4046的（14）脚输入几KHz～几百KHz 的CMOS信号，4046的（4）脚输出信号能跟踪（14）脚输入信号，所以锁相部分也正常。
3）检查N分频，用函发源直接给4522的输入端输入100kHZ信号，把拨码盘拨为100，观察输出信号是否为1KHz，结果发现没有输出信号，可以判断问题是出在N分频部分，然后搭成单级电路的方法检查每片4522是否正常，再接成级联的，拨盘开关置为100多，用示波器可以观察到分频器的输入、输出波形。
3、当频率到700KHz以上时，发现频率偏差范围就比较大，为了使能够调节，我通过一个定值电阻和电位器来作为锁相环的R1和R2。
4、为什么当频率为900KHz以上时，4046的3引脚频率不能测到1KHz？我想原因应该有多种可能，一种是可能锁相环的锁定范围不能达到900KHz，但是4脚的输出频率为909.1KHz，从这个可以看出应该还是在锁相环的锁定范围的；另一种可能就是N分频的问题，当输入为100分频时，3脚可以测出1.012KHz，但是占空比已经是非常小的了，从示波器上只能看到一条线，当输入为900时，3脚信号的占空比更小了，示波器可能测不出来。
八、电路板制作在制作电路板之前，要先对整个电路结构及其在万用板的布局进行分析，然后画出实际的布线图。
在焊电路板之前，应该要做一些准备工作，把各个元器件和工具都准备好，焊接电路时连接各芯片引脚的线尽量靠近引脚，尽量使各个器件都贴在万用板上，减小各个器件的引脚，从而降低对电路的影响。
为了使整个电路在外观上更加的美观和稳定，所以在焊接时全部用锡来作为导线连接，在布局和连线上要格外小心，如果稍微连错的就会影响输出结果，也不好改动，，所以在焊接时要非常的认真。
焊接结果如下图所示：示波器输出波形如下图所示：九、心得体会这也许是自己做过最顺利的一次课程设计，主要原因是在焊电路板之前有细心研究过排版问题，由于这次给的焊板区分模块少，连在一起的焊脚多，很容易就把本不该相连的线连在一起而出错，一出错就得不到结果，第一次调试时，没有得出结果，原因就是把连在4049上的C1和C2两个电容一不小心接到了第二排第一个4522芯片的引脚上，有了这次的教训，我以后每焊一个模块首先检查是否有线漏焊，然后检查连线是否连对，其次检查是否与别的焊脚连接到一起。
对照着原理图从4049模块、三个4522模块、锁相环模块依次焊接在焊板上，每焊一个模块仔细检查一遍，这样虽然进度不算快，但是每个点都是仔细完成的，因而只调试了一次便出了结果，每一个焊脚我也是非常小心的焊，所以没有出现虚焊等现象，芯片引脚的连线尽量靠近引脚，示波器出的方波也几乎接近理想图像。
这次的课程设计让我的基础理论知识、动手实践能力经历了一次检验，暴露了自己的许多不扎实的方面，又一次让自己知道需要变得更加细心，还有很多知识需要去学。
在两天的实验过程中，认识到自身许多的不足，也为自己这次的努力而高兴，同时非常感谢苏老师的指导。
附录：各芯片的管脚图（a）4017 （b）4522（c）4049 （d）451811。