42英寸LED背光液晶电视屏结构与电气接口技术规范

CVIA中国电子视像行业协会标准CVIA-TJ-LCD/LED-2010-0142英寸LED 背光液晶电视屏结构与电气接口技术规范（1.0版本）中国电子视像行业协会发 布目录前言 (1)1、范围 (2)2、结构部分 (2)3、电气接口部分 (4)前言本规范是中国电子视像行业协会的推荐性标准，是协会相关会员单位在组织技术研发、采购和生产过程中的主要参照标准，也推荐其他相关企业参考采用。

LED背光液晶电视屏结构与电气接口技术规范，是根据产业和市场的发展需求，由中国电子视像行业协会（简称“视像协会”）组织相关会员单位，共同制定的推荐性标准。

本规范旨在为企业提供彩色电视机用液晶显示屏在结构和电气接口参数方面的一致性，以达到降低生产成本、规范生产秩序、促进市场繁荣的目的。

本标准主要起草单位（排名不分先后）：青岛海信电器股份有限公司、TCL集团股份有限公司、青岛海尔电子有限公司、创维RGB电子有限公司、四川长虹电器股份有限公司、康佳集团股份有限公司、厦门华侨电子股份有限公司、南京熊猫电子集团有限公司。

本规范的解释权和修订权属于中国电子视像行业协会。

1、范围本标准给出了42英寸LED背光液晶电视屏（以下简称为“屏”）的结构和电气接口技术规范，这些规范是根据目前中国市场上被共同认可的主流产品规范而确定。

2、结构部分12.1 底座的立柱固定位置：参照本规范附件1的3D图纸，固定底座使用M3螺孔。

屏厂家在开发新屏时，如需更改，应第一时间通知视像协会并与起草本规范的整机厂沟通，提供合适的立柱固定位置。

2.2 凸包和螺柱的孔深度规格：标称深度≥4.8mm，特殊孔规格单独标出。

2.3 屏的厚度尺寸变更时，变化值应≥1.5mm，并于第一时间通知视像协会并与起草本规范的整机厂沟通，确定出合适的厚度尺寸。

2.4 屏背面的结构布局示意图和结构尺寸简图分别见图1和图2（详细数据见附件2的PDF文档）：2.4.1 屏的外形长宽尺寸：968.4 (H) x 564(V)；侧边和顶部边框厚度≤16.2mm，底部边框厚度≤21.5mm。

2.4.2 LED Driver板（即Converter板），位置在图1左上角，屏厂家可根据Driver板的大小排布，但不能干涉到Driver板下面的六个凸包。

2.4.3 壁挂采用400*400的标准，四根M6螺柱高度为31mm。

2.5 屏的详细结构尺寸见附件1的3D图纸。

图1 42英寸LED背光液晶电视屏背面结构布局示意图1注：结构部分定义，尺寸相关部分的单位，如无特别说明，都是毫米，缩写为mm。

图2 42英寸LED背光液晶电视屏背面结构尺寸简图3、电气接口部分3.1 LED Driver 接口定义如下： PIN SymbolDescription1 VDDBOperating Voltage Supply ， +24V DC regulated 2 VDDBOperating Voltage Supply ， +24V DC regulated 3 VDDBOperating Voltage Supply ， +24V DC regulated 4 VDDBOperating Voltage Supply ， +24V DC regulated 5 VDDB Operating Voltage Supply ， +24V DC regulated 6 BLGND Ground and Current Return 7 BLGND Ground and Current Return 8 BLGND Ground and Current Return 9 BLGND Ground and Current Return 10 BLGND Ground and Current Return11DETBLU status detection: Normal : 0~0.8V ; Abnormal : Open collector12 VBLONBLU On-Off control: High/Open (3.3V) : BL On ;Low (-0.3~0.8V/GND) : BL Off13 VDIMN.C for no DC dimming. Or Internal PWM (0~3.3V for 20~100% Duty ，open for 100%) < NC ; at External PWM mode>14 PDIMExternal PWM (10%~100% Duty ， open for 100%) < NC ;at InternalPWM mode> 3.2 LVDS 接口定义如下：3.2.1 51-pin 的定义(适用于60HZ/120HZ 屏)： PIN NameDescription1 N.C. No connection2 N.C. No Connection3 N.C. No Connection4N.C. No Connection Open/High(3.3V) : 10bit ； BITSEL Low(GND) : 8bits 5or ：N.C.No ConnectionROTATE High(3.3V) : Rotate enable(Data mirror)； Open/Low(GND) : Normal 6or ：N.C.No Connection7 SELLVDSOpen/High(3.3V) for NS ， Low(GND) for JEIDA DCR PWM Dimming Signal Input DCR1 Duty: TBD%~100% (0~3.3V) 8or ：N.C.No ConnectionDCR PWM Dimming Signal Output DCR2 Duty: TBD%~100% (0~3.3V) 9or ：N.C.No ConnectionDCR Function ON/OFF SelectionLow(GND)/Open : DCR Function Disable(Bypass DIM_IN) DCR3 High(3.3V) : DCR Function Enable10or ：N.C.No Connection 11 GND Ground12 CH1[0]- First pixel Negative LVDS differential data input. Pair 0 13 CH1[0]+ First pixel Positive LVDS differential data input. Pair 0 14 CH1[1]- First pixel Negative LVDS differential data input. Pair 1 15 CH1[1]+ First pixel Positive LVDS differential data input. Pair 1 16 CH1[2]- First pixel Negative LVDS differential data input. Pair 2 17 CH1[2]+ First pixel Positive LVDS differential data input. Pair 2 18 GND Ground19 CH1CLK- First pixel Negative LVDS differential clock input. 20 CH1CLK+ First pixel Positive LVDS differential clock input. 21 GND Ground22 CH1[3]- First pixel Negative LVDS differential data input. Pair 3 23CH1[3]+First pixel Positive LVDS differential data input. Pair 324 CH1[4]- /NCFirst pixel Negative LVDS differential data input. Pair 4（10bit ） /NC（8bit ）25 CH1[4]+ /NCFirst pixel Positive LVDS differential data input. Pair 4（10bit ） /NC（8bit ） 26 N.C. No Connection 27 N.C. No Connection28 CH2[0]- Second pixel Negative LVDS differential data input. Pair 0 29 CH2[0]+ Second pixel Positive LVDS differential data input. Pair 0 30 CH2[1]- Second pixel Negative LVDS differential data input. Pair 1 31 CH2[1]+ Second pixel Positive LVDS differential data input. Pair 1 32 CH2[2]- Second pixel Negative LVDS differential data input. Pair 2 33 CH2[2]+ Second pixel Positive LVDS differential data input. Pair 2 34 GND Ground35 CH2CLK- Second pixel Negative LVDS differential clock input. 36 CH2CLK+ Second pixel Positive LVDS differential clock input. 37GNDGround38 CH2[3]- Second pixel Negative LVDS differential data input. Pair 3 39CH2[3]+Second pixel Positive LVDS differential data input. Pair 340 CH2[4]- /NCSecond pixel Negative LVDS differential data input. Pair 4 （10bit ）/NC （8bit ）41 CH2[4]+ /NCSecond pixel Positive LVDS differential data input. Pair 4 （10bit ）/NC （8bit ） 42 N.C. No Connection 43 N.C. No Connection 44 GND Ground 45 GND Ground 46 GND Ground 47 N.C. No Connection 48 VCC +12V power supply 49 VCC +12V power supply 50 VCC +12V power supply 51VCC+12V power supply3.2.2 41-pin 的定义(适用于120HZ 屏)： PIN SymbolDescription1 N.C. No connection2 N.C. No Connection3 N.C. No Connection4 N.C. No Connection5 N.C. No Connection6 N.C. No Connection7 Reserved Internal Use Only (NC)8 N.C. No Connection9 GND Ground10 CH3[0]- Third pixel Negative LVDS differential data input. Pair 0 11 CH3[0]+ Third pixel Positive LVDS differential data input. Pair 0 12 CH3[1]- Third pixel Negative LVDS differential data input. Pair 1 13 CH3[1]+ Third pixel Positive LVDS differential data input. Pair 1 14 CH3[2]- Third pixel Negative LVDS differential data input. Pair 2 15 CH3[2]+ Third pixel Positive LVDS differential data input. Pair 2 16 GND Ground17CH3CLK-Third pixel Negative LVDS differential clock input.18 CH3CLK+ Third pixel Positive LVDS differential clock input. 19 GND Ground20 CH3[3]- Third pixel Negative LVDS differential data input. Pair 3 21CH3[3]+Third pixel Positive LVDS differential data input. Pair 322 CH3[4]- /NCThird pixel Negative LVDS differential data input. Pair 4 （10bit ） /NC（8bit ）23 CH3[4]+ /NCThird pixel Positive LVDS differential data input. Pair 4 （10bit ） /NC（8bit ） 24 GND Ground 25 GND Ground 26 CH4[0]- Fourth pixel Negative LVDS differential data input. Pair 0 27 CH4[0]+ Fourth pixel Positive LVDS differential data input. Pair 0 28 CH4[1]- Fourth pixel Negative LVDS differential data input. Pair 1 29 CH4[1]+ Fourth pixel Positive LVDS differential data input. Pair 1 30 CH4[2]- Fourth pixel Negative LVDS differential data input. Pair 2 31 CH4[2]+ Fourth pixel Positive LVDS differential data input. Pair 2 32 GND Ground33 CH4CLK- Fourth pixel Negative LVDS differential clock input. 34 CH4CLK+ Fourth pixel Positive LVDS differential clock input. 35 GND Ground36 CH4[3]- Fourth pixel Negative LVDS differential data input. Pair 3 37CH4[3]+Fourth pixel Positive LVDS differential data input. Pair 338 CH4[4]- /NCFourth pixel Negative LVDS differential data input. Pair 4 （10bit ） /NC （8bit ）39 CH4[4]+ /NCFourth pixel Positive LVDS differential data input. Pair 4 （10bit ） /NC（8bit ） 40 GND Ground 41 GND Ground备注：120Hz 按照First 、Second 、Third 、Fourth 对应奇、偶、奇、偶像素顺序； 60Hz 按照First 、Second 对应奇、偶像素顺序。