异步二进制加法计数器87页PPT
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02-24.2 异步计数器工作原理分析-课件
cpi = Qi
图7 下降沿动作的3位异步二进制减法计数器时序图 《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
思考：如何用T’触发器构成上升沿动作的异步二 进制减法计数器？ 解答：只需将T’触发器的Q端引出作相邻高位的时 钟脉冲即可。
图8 上升沿动作的3位异步二进制减法计数器电路图 《数字电子技术基础》
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
若将T’触发器之间按二进制减法计数规则连接， 就得到二进制减法计数器。
【例4】下降沿动作的3位二进制减法计数器原理图如图6
所示：
0
1
2
0
1
2
图6 下降沿动作的3位异步二进制减法计数器电路图
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
0 110 +01 011 1
1 001
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
用T’触发器构成异步二进制加法计数器应最简单。 为什么？
【例1】以下降沿触发的3位异步二进制加法计数器为 例，其逻辑图如图1所示。
图1 3位异步二进制计数器电路图 《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
█ 异步二进制减法计数器
原理分析：
二进制减法计数器规 则：若低位是1，则再输 入一个减法计数脉冲后 应翻成0；若低位已经是 0，则再输入一个减法计 数脉冲后应翻成1，同时 向高位发出错位信号， 使高位翻转。
••
1 110 -1 011
0 0 11
的频率可分别为1
2
图7 下降沿动作的3位异步二进制减法计数器时序图 《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
思考：如何用T’触发器构成上升沿动作的异步二 进制减法计数器？ 解答：只需将T’触发器的Q端引出作相邻高位的时 钟脉冲即可。
图8 上升沿动作的3位异步二进制减法计数器电路图 《数字电子技术基础》
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
若将T’触发器之间按二进制减法计数规则连接， 就得到二进制减法计数器。
【例4】下降沿动作的3位二进制减法计数器原理图如图6
所示：
0
1
2
0
1
2
图6 下降沿动作的3位异步二进制减法计数器电路图
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
0 110 +01 011 1
1 001
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
用T’触发器构成异步二进制加法计数器应最简单。 为什么？
【例1】以下降沿触发的3位异步二进制加法计数器为 例，其逻辑图如图1所示。
图1 3位异步二进制计数器电路图 《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
《数字电子技术基础》
第二十四讲 常见时序逻辑电路——计数器
█ 异步二进制减法计数器
原理分析：
二进制减法计数器规 则：若低位是1，则再输 入一个减法计数脉冲后 应翻成0；若低位已经是 0，则再输入一个减法计 数脉冲后应翻成1，同时 向高位发出错位信号， 使高位翻转。
••
1 110 -1 011
0 0 11
的频率可分别为1
2
数字电路 第6章-(3)二进制十进制计数器PPT
n n
d.
Z
Qj
j 1
3
n
j 1
②电路实例
例1 分析图6.5.2所示电路的逻辑功能。
&
Q 3
1J C1 R 1K & R &
Z
Q2
1J C1 1K
Q 1
1J C1 R 1K
1
R
D
CP
图6.5.2 JKFF构成的3位二进制同步加法计数器
4
分析电路结构 写出三组方程 ：
a.各触发器的激励方程
1. 74LS160
Q CC Q 3 CR L D D 3
Q
2
Q
1
Q
0
P T
741 60
D 2 D 1 D 0
74LS160 模10： QCC=Q3Q0T，
CP
图6.5.11 74160的逻辑符号
19
表6.5.8 74160的功能表
n+1 n+1 n+1 n+1
CR 0 1
LD 1 0
P Ø Ø
T Ø Ø
模值M=2 ， 计数范围：0～2 -1 1.同步二进制计数器（由SSI构成） (1)加法计数器 每一位触发器在计数脉 冲作用下是否翻转，取 ①基本结构 决于比它低的所有位 a.CP1=CP2=…=CPn=CP （在计数脉冲到来之前） b.TFF形式 是否都处于1状态。 i 1 c.T1=1，Ti Q j (i 2,3, , n)
CP Ø
Q3 0 d3
Q2 0 d2
Q1 0 d1
Q0 0 d0
功
能
异步清0 同步并入
↑
1
1 1
1
d.
Z
Qj
j 1
3
n
j 1
②电路实例
例1 分析图6.5.2所示电路的逻辑功能。
&
Q 3
1J C1 R 1K & R &
Z
Q2
1J C1 1K
Q 1
1J C1 R 1K
1
R
D
CP
图6.5.2 JKFF构成的3位二进制同步加法计数器
4
分析电路结构 写出三组方程 ：
a.各触发器的激励方程
1. 74LS160
Q CC Q 3 CR L D D 3
Q
2
Q
1
Q
0
P T
741 60
D 2 D 1 D 0
74LS160 模10： QCC=Q3Q0T，
CP
图6.5.11 74160的逻辑符号
19
表6.5.8 74160的功能表
n+1 n+1 n+1 n+1
CR 0 1
LD 1 0
P Ø Ø
T Ø Ø
模值M=2 ， 计数范围：0～2 -1 1.同步二进制计数器（由SSI构成） (1)加法计数器 每一位触发器在计数脉 冲作用下是否翻转，取 ①基本结构 决于比它低的所有位 a.CP1=CP2=…=CPn=CP （在计数脉冲到来之前） b.TFF形式 是否都处于1状态。 i 1 c.T1=1，Ti Q j (i 2,3, , n)
CP Ø
Q3 0 d3
Q2 0 d2
Q1 0 d1
Q0 0 d0
功
能
异步清0 同步并入
↑
1
1 1
1
二进制计数器
19
5.2.2 同步二进制计数器
同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。
1．同步二进制加法计数器
（1）设计思想：
① 所有触发器的时钟控制端均由计数脉冲CP输
入，CP的每一个触发沿都会使所有的触发器状态更
新。
② 应控制触发器的输入端，可将触发器接成T
触发器。
2019/5/2
(a) 电路图 （b）时序图
12
2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
等效十进制数 0 1 2 3 4 5 6 7 0
2019/5/2
8
④ 时序图
图5-13 3位二进制加法计数器的时序图
2019/5/2
9
⑤ 状态转换图
圆圈内表 示Q2Q1Q0
的状态
用箭头表 示状态转 换的方向
图5-14 3位二进制加法计数器的状态转换图
2019/5/2
10
⑥ 结论
如果计数器从000状态开始计数，在第八个计 数脉冲输入后，计数器又重新回到000状态，完成 了一次计数循环。所以该计数器是八进制加法计 数器或称为模8加法计数器。
24
2．同步二进制减法计数器
（1）设计思想： ① 所有触发器的时钟控制端均由计数脉冲CP输入，
CP的每一个触发沿都会使所有的触发器状态更新。 ② 应控制触发器的输入端，可将触发器接成T触发
二进制计数器
二进制计数器计数器是数字系统中用得较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
8.4.1 二进制异步计数器1.二进制异步加计数器(1)电路结构以三位二进制异步加法计数器为例，如图8.4.1所示。
该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q 端信号，因而Q n＋1＝Q n，即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，个触发器的Q 端信号接到相邻高位的C端。
图8.4.1 3位二进制异步加计数器(2)原理分析假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。
其中虚线是考虑触发器的传输延迟时间tpd后的波形。
图8.4.2 图8.4.1所示电路的状态图图8.4.3 图8.4.1所示电路的时序图由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。
因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd后到来，因此计数脉冲的最小周期Tmin＝ntpd。
06_03_010带异步清零和启动停止计数的2位十进制加法计数器PPT课件
negedge clr) • 用enable构成T’触发器来控制计数器的计数。
即启/停信号作为T’FF的时钟输入，enable作 为T’FF的输出信号，采用语句 enable=~enable;即可实现T’FF。
8 2021/4/3
• 当第1次startstop有效时，enable由“0”— >“1”；当第2次startstop有效时，enable由 “1”—>“0”；当第3次startstop有效时， enable由“0”—>“1”……
Thank you for coming and listening,you can ask questions according to this section and this courseware can be downloaded and edited freely
2 2021/4/3
实验目的
掌握2位8-4-2-1编码的二-十进制同步加 法计数器的原理。
掌握用T’触发器实现启动/停止计数的方 法。
3 2021/4/3
实验要求
设计一个2位8-4-2-1编码的二-十进制同步加法 计数器
➢ 要求具有异步清零和启动/停止计数功能
输入信号
➢ 时钟信号clkin（T=0.1s）； ➢ 清零信号clr（低有效）； ➢ 启动/停止计数信号startstop（低有效）。
➢ 第二个always模块采用if-else语句根据 enable信号控制计数器的启/停
• always @(posedge clkin or negedge clr) • 当enable为“1”时，计数器进行加1计数；否则
停止计数，维持原计数值。
9 2021/4/3
课件下载后可自由编辑，使用上如有不理 解之处可根据本节内容进行提问
即启/停信号作为T’FF的时钟输入，enable作 为T’FF的输出信号，采用语句 enable=~enable;即可实现T’FF。
8 2021/4/3
• 当第1次startstop有效时，enable由“0”— >“1”；当第2次startstop有效时，enable由 “1”—>“0”；当第3次startstop有效时， enable由“0”—>“1”……
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2 2021/4/3
实验目的
掌握2位8-4-2-1编码的二-十进制同步加 法计数器的原理。
掌握用T’触发器实现启动/停止计数的方 法。
3 2021/4/3
实验要求
设计一个2位8-4-2-1编码的二-十进制同步加法 计数器
➢ 要求具有异步清零和启动/停止计数功能
输入信号
➢ 时钟信号clkin（T=0.1s）； ➢ 清零信号clr（低有效）； ➢ 启动/停止计数信号startstop（低有效）。
➢ 第二个always模块采用if-else语句根据 enable信号控制计数器的启/停
• always @(posedge clkin or negedge clr) • 当enable为“1”时，计数器进行加1计数；否则
停止计数，维持原计数值。
9 2021/4/3
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异步二进制加法计数器
3
文档仅供参考，不能作为科学依据，请勿模仿；如有不当之处，请联系网站或本 人删除。
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
4
文档仅供参考，不能作为科学依据，请勿模仿；如有不当之处，请联系网站或本
6.1.2 移人位删寄除。存器
移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出
0
0
0
1
0
1
2
1
0
3
1
1
4（再循 0 环）
0
计数脉 Q1 Q0 冲
0
00
1
01
2
10
3（再 0 循环）
0
25
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异步3进制加计数器电路如下
计数到
1 11的瞬
0
间就清
零
1
26
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0
0
0
0
0
0
0
10
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（c）第2个CP脉冲之后
0
00
（d）第3个CP脉冲之后
0
11
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（e）第4个CP脉冲之后
1010
12
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例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
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74LS175真值表
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4
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6.1.2 移人位删寄除。存器
移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出
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4（再循 0 环）
0
计数脉 Q1 Q0 冲
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3（再 0 循环）
0
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异步3进制加计数器电路如下
计数到
1 11的瞬
0
间就清
零
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0
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（c）第2个CP脉冲之后
0
00
（d）第3个CP脉冲之后
0
11
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（e）第4个CP脉冲之后
1010
12
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例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
《二进制数的运算》课件
添加标题
仔细核对运算步骤：在进行二进制数运算时，需要仔细核对运算步骤，确保每一步的运算都正确无误，避免因为运算步骤错误而导致结果不正确。
添加标题
避免溢出错误：在进行二进制数运算时，需要注意溢出问题，确保运算结果不会超出二进制数的表示范围，避免因为溢出错误而导致结果不正确。
添加标题
避免进位错误：在进行二进制数运算时，需要注意进位问题，确保每一位的运算结果都正确无误，避免因为进位错误而导致结果不正确。
二进制数的加法规则：0+0=0，0+1=1，1+1=0，进位为1
二进制数的减法规则：0-0=0，0-1=1（借位），1-1=0
二进制数的乘法规则：0*0=0，0*1=0，1*1=1
二进制数的除法规则：除法相当于连续减法，如10除以2等于5，等于5次2减去1的结果
二进制数运算在计算机科学中的重要性 * 计算机内部数据表示的基础 * 计算机程序运行的基本原理
二进制数的基数为2
二进制数的表示形式为0和1
二进制数的运算速度比十进制数更快
二进制数的运算规则为“逢二进一”
二进制数的基数是2
二进制数可以表示计算机中的所有信息
二进制数的运算规则是逢二进一
二进制数只有0和1两个数字
二进制数的运算规则
二进制数的加法规则
0+0=0, 1+0=1, 1+1=10
二进制数的进位规则
总结与回顾
二进制数的定义：二进制数是一种以0和1为基本符号的数制系统
二进制数的特点：二进制数的运算规则简单，易于实现，适合计算机内部运算
二进制数的应用：在计算机科学中，二进制数被广泛应用于计算机内部的数据表示和运算
二进制数与十进制数的转换：了解二进制数与十进制数的转换方法，方便我们在不同数制之间进行转换
仔细核对运算步骤：在进行二进制数运算时，需要仔细核对运算步骤，确保每一步的运算都正确无误，避免因为运算步骤错误而导致结果不正确。
添加标题
避免溢出错误：在进行二进制数运算时，需要注意溢出问题，确保运算结果不会超出二进制数的表示范围，避免因为溢出错误而导致结果不正确。
添加标题
避免进位错误：在进行二进制数运算时，需要注意进位问题，确保每一位的运算结果都正确无误，避免因为进位错误而导致结果不正确。
二进制数的加法规则：0+0=0，0+1=1，1+1=0，进位为1
二进制数的减法规则：0-0=0，0-1=1（借位），1-1=0
二进制数的乘法规则：0*0=0，0*1=0，1*1=1
二进制数的除法规则：除法相当于连续减法，如10除以2等于5，等于5次2减去1的结果
二进制数运算在计算机科学中的重要性 * 计算机内部数据表示的基础 * 计算机程序运行的基本原理
二进制数的基数为2
二进制数的表示形式为0和1
二进制数的运算速度比十进制数更快
二进制数的运算规则为“逢二进一”
二进制数的基数是2
二进制数可以表示计算机中的所有信息
二进制数的运算规则是逢二进一
二进制数只有0和1两个数字
二进制数的运算规则
二进制数的加法规则
0+0=0, 1+0=1, 1+1=10
二进制数的进位规则
总结与回顾
二进制数的定义：二进制数是一种以0和1为基本符号的数制系统
二进制数的特点：二进制数的运算规则简单，易于实现，适合计算机内部运算
二进制数的应用：在计算机科学中，二进制数被广泛应用于计算机内部的数据表示和运算
二进制数与十进制数的转换：了解二进制数与十进制数的转换方法，方便我们在不同数制之间进行转换
异步计数器
ຫໍສະໝຸດ 逻辑 电路逻辑符号
单元3 异步计数器
《数字电子技术》
3.4 集成异步计数器
常见的集成异步计数器芯片型号有74LS196/290/293/390/393等几种。 下面以二—五—十进制异步加法计数器74LS196为例作介绍。
74LS196功能表
单元3 异步计数器
《数字电子技术》
3.4 集成异步计数器
单元3 异步计数器
课堂练习
《数字电子技术》
1、分析时序逻辑电路，写出电路的驱动方程、状态方程和输
单元3 异步计数器
《数字电子技术》
单元3 异步计数器
3.3 异步十进制计数器
《数字电子技术》
异步十进制加法计数器是在4位异步二进制加法计数器的 基础上加以修改而得到的。因为4位二进制加法计数器从 0000到1111可以计数16，即为十六进制计数器，把十六进制 计数器变为十进制计数器，关键是解决是如何使4位二进制 加法计数器在计数过程中跳过从1010到1111这6个状态。即 计数器只能从0000计到1001，当第十个计数脉冲输入后， 电路应从1001返回到0000，跳过1010到1111这6个状态，成 为十进制计数器。
n位二进制计数器最多能累计的脉冲个数为 ，这个数称为计 数长度或计数容量。3位二进制计数器的计数长度为7。它共有8个状 态，即N =8，称计数器的状态总数N为计数器的模，也称为计数器 的循环长度。
单元3 异步计数器
3.2 异步二进制减法计数器
《数字电子技术》
分析用下降沿触发的 触 发器组成的3位二进制减 法计数器的工作原理
3.1 异步二进制加法计数器
《数字电子技术》
如果由上升沿触发的 触发器组成异步二进制加法计数器，则 计数器的级间连接就应从低位的 端输出接至高位的CP端。由于高 位时钟来自低位的 端，当低位的Q端由1→0时（即有进位）， 端 由0→1（为上升沿），才使高位触发器时钟条件（上升沿触发）得 到满足，因而翻转。
单元3 异步计数器
《数字电子技术》
3.4 集成异步计数器
常见的集成异步计数器芯片型号有74LS196/290/293/390/393等几种。 下面以二—五—十进制异步加法计数器74LS196为例作介绍。
74LS196功能表
单元3 异步计数器
《数字电子技术》
3.4 集成异步计数器
单元3 异步计数器
课堂练习
《数字电子技术》
1、分析时序逻辑电路，写出电路的驱动方程、状态方程和输
单元3 异步计数器
《数字电子技术》
单元3 异步计数器
3.3 异步十进制计数器
《数字电子技术》
异步十进制加法计数器是在4位异步二进制加法计数器的 基础上加以修改而得到的。因为4位二进制加法计数器从 0000到1111可以计数16，即为十六进制计数器，把十六进制 计数器变为十进制计数器，关键是解决是如何使4位二进制 加法计数器在计数过程中跳过从1010到1111这6个状态。即 计数器只能从0000计到1001，当第十个计数脉冲输入后， 电路应从1001返回到0000，跳过1010到1111这6个状态，成 为十进制计数器。
n位二进制计数器最多能累计的脉冲个数为 ，这个数称为计 数长度或计数容量。3位二进制计数器的计数长度为7。它共有8个状 态，即N =8，称计数器的状态总数N为计数器的模，也称为计数器 的循环长度。
单元3 异步计数器
3.2 异步二进制减法计数器
《数字电子技术》
分析用下降沿触发的 触 发器组成的3位二进制减 法计数器的工作原理
3.1 异步二进制加法计数器
《数字电子技术》
如果由上升沿触发的 触发器组成异步二进制加法计数器，则 计数器的级间连接就应从低位的 端输出接至高位的CP端。由于高 位时钟来自低位的 端，当低位的Q端由1→0时（即有进位）， 端 由0→1（为上升沿），才使高位触发器时钟条件（上升沿触发）得 到满足，因而翻转。
二进制计数器
2019/11/20
(a) 电路图 （b）时序图
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2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
2019/11/20
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（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。
仿真
图5-16 3位异步二进制减法计数器
2019/11/20
(a)逻辑图 ( b)时序图
14
表5-6 3位二进制减法计数器状态表
CP顺序 0 1 2 3 4 5 6 7 8
Q2 Q1 Q0 000 111 110 101 100 011 010 001 000
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
0000
22
图5-19 4位同步二进制加法计数器的时序图
2019/11/20
23
仿真
图5-20 T40位=同J0步=K二0=进1制加法计数器 T1=J1=K1= Q0
T2=J2=K2= Q1Q0
2019/11/20
器翻转，计数减1。
2019/11/20
25
（2）触发器的翻转条件是：当低位触发器的Q端 全1时再减1，则低位向高位借位。
10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111
第六章_异步计数器
(3) 状态转换表
Q1n +1 = Q3n Q1n ( Q0n ↓ )
n Q3n +1 = Q1nQ2 Q3n ( Q0n ↓ )
n n Q2 +1 = Q2 ( Q1n ↓ )
CP ↓ Q3 Q2 Q1 Q0 0 0 0 0 0
(4) 波形图
1 2 3 4
0 0 0 0
0 0 0 1
0 1 1 0
4、逻辑符号 、
R01
CP0
R 02
S 91
S 92
74 LS 290
Q1 Q2 Q3
C P1
R01，R02 ⇒
异步清零端 异步置9端 异步置 端 异步清零
Q0
S91，S92 ⇒
R01 R01 = 1 S91S91 = 0，Q3Q2Q1Q0 = 0000； ，
S91S91 = 1 R01 R01 = 0，Q3Q2Q1Q0 = 1001 异步置 ， ； 异步置9 S91S91 = 0，R01 R01 = 0， 计数
1 0 1 0
5 6 7 8 9 10
0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0
3、二－五－十进制集成异步计 数器—74LS290
CP1
1、逻辑图 、
2、逻辑简图 、
FF0
Q0
Q1
Q2
Q3
M = 10
CP0
M =2
CP 1
M =5
CP ↓ Q3 Q2 Q1 Q0 0 0 0 0 0
0 0
0 0
L
0 0
0 0
1 0
1 0
1 0
19 20
1 0
L
时序逻辑电路 与同步异步二进制计数器 54页PPT文档
问题：如果计数器的计数速度高，人眼则无法 辨认显示的字符。
措施：在计数器和译码器之间加入锁存器，就 可控制数据显示的时间。
若锁存信图号5-9C＝2位10时数，据显计数示数据锁器被存的锁器输存，出数译据码可显通示过电
锁路0存稳4.08.器定2019到 显达 示译 锁码 存显 的示数电据路。；
22
2．序列脉冲信号发生器
04.08.2019
31
（1）JK触发器构成的3位异步二进制加法计数器 （用CP脉冲下降沿触发）
① 电路组成
仿真
图5-12 3位异步二进制加法计数器
② 工作原理
04.08.2019
32
③ 计数器的状态转换表
表5-5 3位二进制加法计数器状态转换表
04.08.2019
33
④ 时序图
图5-13 3位二进制加法计数器的时序图
期4MQ同位3循1时经M序序如环Q非0列=列3产10作门1脉脉11生，为接0冲冲1的为DO1信信1一SU右0R号号T1，组1移。。1是二0方…在进式，同制，每步信隔脉号4冲。位的重作复用一下次，11按10一，定称周为 序列脉冲信号广泛用于数字设备测试、通信和遥
控中的首识先别令信CR号＝或0基，准输信出号等。 端全为零，则DSR为1；
同步计数器：计数脉冲同时加到所有触发器的时
钟信号输入端，使应翻转的触发器同时翻转的计数器，
称0作4.08.同2019步计数器。
29
5.2.1 异步二进制计数器
异步计数器的计数脉冲没有加到所有触发器的CP 端。
当计数脉冲到来时，各触发器的翻转时刻不同。 分析时，要特别注意各触发器翻转所对应的有效时钟 条件。
图5-3 8D型锁存器74LS373
04.08.2019
措施：在计数器和译码器之间加入锁存器，就 可控制数据显示的时间。
若锁存信图号5-9C＝2位10时数，据显计数示数据锁器被存的锁器输存，出数译据码可显通示过电
锁路0存稳4.08.器定2019到 显达 示译 锁码 存显 的示数电据路。；
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2．序列脉冲信号发生器
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31
（1）JK触发器构成的3位异步二进制加法计数器 （用CP脉冲下降沿触发）
① 电路组成
仿真
图5-12 3位异步二进制加法计数器
② 工作原理
04.08.2019
32
③ 计数器的状态转换表
表5-5 3位二进制加法计数器状态转换表
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④ 时序图
图5-13 3位二进制加法计数器的时序图
期4MQ同位3循1时经M序序如环Q非0列=列3产10作门1脉脉11生，为接0冲冲1的为DO1信信1一SU右0R号号T1，组1移。。1是二0方…在进式，同制，每步信隔脉号4冲。位的重作复用一下次，11按10一，定称周为 序列脉冲信号广泛用于数字设备测试、通信和遥
控中的首识先别令信CR号＝或0基，准输信出号等。 端全为零，则DSR为1；
同步计数器：计数脉冲同时加到所有触发器的时
钟信号输入端，使应翻转的触发器同时翻转的计数器，
称0作4.08.同2019步计数器。
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5.2.1 异步二进制计数器
异步计数器的计数脉冲没有加到所有触发器的CP 端。
当计数脉冲到来时，各触发器的翻转时刻不同。 分析时，要特别注意各触发器翻转所对应的有效时钟 条件。
图5-3 8D型锁存器74LS373
04.08.2019
计数器(异步)
Q2 1J Q C1 1K RD
Q3 L0 1J Q C1 1K RD L0’
·
·
模5加法 加法 计数器 改进型
CP
反馈电路的 其它形式
Q1 Q2 Q3 L0 L0’
10
§5.5 常用时序逻辑部件
2. MSI异步 异步2-5-10进制计数器 异步 进制计数器 （1）电路结构
74290
CLK1 74290 CLK0 11 R01 R02 S91 S92
§5.5 常用时序逻辑部件
二、计数器
统计时钟脉 冲个数。 冲个数。
异步计数器 同步计数器
1
§5.5 常用时序逻辑部件
分类： 分类： 按计数脉冲 同步计数器 引入方式 异步计数器 按计数状态 加法计数器 减法计数器 增减规律 加/减计数器 按进位体制 二进制/ 二进制/十六进制 十进制 其它进制
2
§5.5 常用时序逻辑部件
（一） 异步计数器
1. 模2n异步计数器 一位二进制计数器） （1） 模2计数器 （一位二进制计数器） ） 计数器
1 CLK Q 1D CLK C1 Q Q Q
1J C1 1K
Q
（a ）
（b ）
3
§5.5 常用时序逻辑部件
（2） 模2n异步计数器 n级计数 级连 级计数FF级连 级计数 模2n异步计数器 (n位二进制 位二进制) 位二进制
按8421 接法 CLK 利用置0端 利用置 端 Q0Q1Q2 Q0Q1Q2Q3 CLK1 CLK0 74290 R01 R02 S91 S92 000
Q2Q1Q0
001
010 011
110
101 暂态
100
反馈状态: 反馈状态: