SAR ADC的设计

ADC Successive Approximation()的设计SAR ADC李福乐清华大学微电子所2012提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验SAR ADC Principle •以D/A来实现A/D, 逐次逼近•需要N次D/A和比较实现1次N位A/D转换•精度主要由DAC决定•无运放，低电压、低功耗•深亚微米CMOS工艺下很有发展潜艺下很有发展潜力的结构•超低功耗，高速转换是研究热点–异步时序控制可实现性能8~16 bitTime‐interleavedxk~ x00M S/s9‐b, 50MS/s, 65fJ/conv.9‐b, 40MS/s, 54fJ/conv.10‐ 10MS/s, 11fJ/conv.0b,0MS/s,fJ/conv.No Time‐interleaved!SAR的功耗优势实际上在中低分辨率上异步SAR结构主要N i t 的速度已逼近Pipeline结构Nyquist结构ADC的比较Ref: Shuo‐Wei Michael Chen. JSSC 2006.12提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验DAC topologies二进制电流型电压型电压改进型电流型R2R阻容混合型电荷型匹配好；低功耗¾电荷型DAC特点：¾集成T/H 电路¾与输入相连的开关较多¾输入电容较大¾采用分段结构可减少电容数目¾电容大小是精度与面积功耗的权衡，可通过mento ‐carlo 仿真确定¾高位电容可采用DEM 技关键点底板采样术进一步提高精度¾对高精度转换，输入开关Ron 线性须保证bootstrap ！¾高位电容可采用单元温度码控制，以减小输入端毛刺避免电荷泄漏以毛刺，避免电荷泄漏；以及确保单调性¾版图关键点：t t¾DAC output整体电路Ref: 叶亚飞实践课汇报PPT一个8bit SAR ADC整体结构与信号关系顶板采样8提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验典型的两段分段电容结构X dV u a C 2)11u C kC 幅度VR的阶跃，其对DAC输出Vo的改变量分别为其中：Lt C X +保持正确权重，确保ADC线性=LL u k k C ⋅−=2别为：确保ADC线性，必须有：(a C C k +L Lt k C 2由以上公式可见，要令输入kC结论：1ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会导致增益误差；2MSB段增加Cd1=kCu Cd1Cd1kC段不参与输入采样，降低ADC输入电容，且不会导致增益误差C 这里：①和②点的权重误差：dV dV =(Lt C C +根据前面的线性化设计结果有：在实际设计中，通常有：LtC <<<<在实际设计中常有为电容上极板寄生电容值与电容本身值之比寄生电容设计考虑•LSB段的寄生Cp2带来权重误差，导致非线性S C2带来权重误差导致非线性–LSB段所用电容、Ca，采用上极板共接–权重误差比例固定为β，因此降低LSB端位数L，可降低因此降低可降低非线性MSB•段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差–MSB段所有电容，采用上极板共接，此为底板采样需要•Ca的上下极板间寄生Cp3直接影响权重，导致非线性–版图布线要特别注意最小化Cp3better?Which is•从噪声和匹配考虑，MSB段的电容不能太小从声和考虑可取–k>1•从优化电容面积考虑，可采用多段结构–对于中低分辨率ADC，优化面积和输入电容C优化面积和输入电容–对于失配，可采用校准技术提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验()u N C C σ2=Δ()()u u N u N u NC C C C C C σσ⋅==Δ2122输出对各电容C C σΔ1对于分段结构：失配敏感度()u u M M M C C ⋅=2Δ−()N C C σ22Ref: JAMES L. McCREARY , et, al. ALL ‐MOS由此可计算出元件匹配要求然后根()Nuu E E 221ασ≤由此可计算出元件匹配要求，然后根据工艺参数可确定元件尺度10%50%977%97.7%Ref: Anne Van Den Bosch, …, “An Accurate Statistical Yield Model for CMOS Current ‐Steering D/A Converters”, 2001分段结构设计对于分段结构：1分段结构与CDAC 非线性）从匹配角度，分段结构不能降低电容值2）从噪声角度，分段结构也不能降低电容值3）分段结构可提高最小单元电容值，使其免受工单元电容值，使其免受艺最小尺度的限制4）若指标不受失配限制，分段结构可降低总电容值和ADC 输入电容（中低分辨率or 采用校准）Ref: Stefan Haenzsche, etc. “Modelling of Capacitor Mismatch and Non ‐Linearity Effects in …”, MIXDES 2010分段结构电容设计：可按照不分段的方法先设计，而后截取高M 位为MSB 段，选择设计C 合适的k ，设计Ca 和LSB 段电容差分分段电容设计：在单端结构的基础上，截掉MSB 段MSB 电容；若受限于采样噪电容取值：蒙特卡洛仿真法除了计算之外还可对除了计算之外，还可对SAR 结构建模，采用蒙特卡洛仿真法来设计电容尺度根据工艺厂商系统级模型提供的数据设定容值和失配Mento ‐Carlo 分析调整10u*10u: 0.11%若由噪声决定：满足要求？容值N10u*10u 的分析结果满足12bit 要求电容失配校准PrinciplelOffsetMeas.MeaslinearityMeasMeas.Ref: Y. Kuramochi, et, al. A 0.05‐mm2 110‐uW10‐b Self‐Calibrating Successive ApproximationADC Core in018um CMOS ASSC20070.18‐ CMOS,分段结构结合校准技术带来电容缩小校准模式与转换模式Calibration Mode Conversion Model b d dRef: Y. Kuramochi, ASSC 2007设计例子转换模式Step1: 采样 St 2  校准DAC接Dos Step2: D ， 比较输出B5 Step3: 校准DAC接 Dos+(1‐2B5)DC4，比较输 比较输 出B4 Step4: 校准DAC接 Dos+(1‐2B5)DC4+(1‐ 2B4)DC3，比较输出B3 Step5: 依次类推 。

非线性效应实际电容表达式：⎡1 + α1 (V − Vnom ) ⎤ C (V ) = C0 ⎢ 2⎥ ( ) α V V + − ⎢ ⎥ nom ⎦ ⎣ 2电容电压系数致使电容值与 输入电压有关，导致ADC全 局渐变的非线性，影响INL； 通常对12bit以上分辨率的 ADC，需要考虑电容电压系 需要考虑电容电压系 数的影响 差分结果不受a1 1影响，会好 影响 会好 得多 MOM电容？Ref: Stefan Haenzsche, etc. MIXDES 2010提纲• 引言 • DAC设计– DAC类型 – CDAC分段结构 – CDAC电容失配与校准• 比较器设计– 比较器类型 – 比较器失调与噪声• SAR逻辑设计– 同步逻辑 – 异步逻辑• 实验Requirements On Comparator?amp 1 amp 2 amp 3 amp 4• • • • •High Speed影 体线性度 但考虑到 – Latch尺寸小，但导致offset分布扩大 Offset不影响总体线性度，但考虑到 转换精度，以及latch迟滞效应、噪声 – 前置放大器的带宽 和分辨力，其前置放大器增益需足够 Low offset – 前置放大器的增益 放大器级数要根据延时、增益、功耗来权衡选择 – Offset CancellationLow Noise级放大器amp1(1/f, thermal noise) – 主要是第 主要是第一级放大器Low kickback noise– Latch设计要合理(for example: Cascode, cap at input) – 时序设计控制( (especially p y at latch on‐to‐off) )Ref: JOEY  DOERNBERG, DOERNBERG   JSSC 1989Low Power– 比较器是构成SAR ADC功耗的主要单元Trade‐off低功耗动态比较器预放大器增益 ~ 2，电流1mA PMOS负载工作在线性区 输出共模逼近VDD，这样latch比 较时会更快 速度快：<100ps for 65nm LL  p process Ref: Chun C. Lee,  A SAR‐Assisted Two‐ Stage Pipeline ADC. JSSC 2011.4动态pre‐amp + Latch，无静态功耗 无静态功耗~100ps for 90nm Ref: 17.7 ISSCC2007Ref: 12.4 ISSCC2008提纲• 引言 • DAC设计– DAC类型 – CDAC分段结构 – CDAC电容失配与校准• 比较器设计– 比较器类型 – 比较器失调与噪声• SAR逻辑设计– 同步逻辑 – 异步逻辑• 实验Comparator offset calibration利用电容存储和抵消offset， 是最常用的办法Ref: Y. Kuramochi, ASSC 2007在preamp输出加入电流可以 矫正offset，但同时引入寄生， 会降低速度； 冗余设计也是提高 余 也 提高yield的办法Ref: S. Park, et, al. A 4GS/s 4b flash ADC  in 0.18um CMOS. ISSCC 2006通过衬偏效应来调整输入 管VT，以此来校准offsetRef:Alpman, Erkan.  A 7‐BIT 2.5GS/sec TIME‐INTERLEAVED  C‐2C SAR ADC FOR 60GHz MULTI‐BAND OFDM‐BASED  RECEIVERS. PHD ThesisComparator offset calibration在动态比较器中， 通过调整输入差 分对或差分对负 载来校准offsetRef: Masaya Miyahara, etc. A Low‐Noise Self‐Calibrating Dynamic Comparator for high‐speed ADCs或通过调整输出点的差 分负载电容来校准offset a)调整输入 差分对 b) )调整差分 负载可编程电容阵列Ref: Chi‐Hang Chan, etc. ASSCC 2011 9‐4Ref: 13.5 ISSCC2007Comparator noise静态p pre‐amp p + Latch: 输入等效噪声可按照传统的放 大器噪声分析方法来进行，即 先 各 先对各导通管产生的噪声在输 管产生的 声在输 出节点功率求和，然后再除以 增益平方来求得输入等效噪声总输出噪声电流密度：2 2 2 ⎛ w13 ⎞ 2 2 ⎟ dio = di11 + di12 ⋅ ⎜ + di + di 13 14 ⎜w ⎟ ⎝ 12 ⎠ π 1 1 总输出噪声电压： 2 2 2 vno = dio ⋅ ro2 ⋅ ⋅ = dio ⋅ 2 2πroCo 4 g ds14Co 3 2 ⎧ ⎡ ⎤ ⎫ 假设： g m11 = g m12 = g m13 = g ds14 ⎛ ⎞ w13 ⎪ 2 ⎪ kT ⎟ ⎢⎜ ⎥ 2 ( ) =⎨ g + g + g + 1 ⎬⋅ m12 m13 ⎜ w ⎟ m11 3 g Co ⎥ ds14 ⎢ 12 ⎠ ⎝ ⎪ ⎪ kT ⎣ ⎦ ⎩ ⎭ 2 则有： vno =4 2 Co v 2 增益： w no 2 w13 g m11 v = 13 ni i kT ⎛ 2 ⎞ 2 2 A= g mi ro = ⋅ A ⋅⎜ ⎟ 单端： vni = 4 w12 w12 g ds14 Co ⎝ 3 ⎠()2Comparator noiseCLKtΔV动态pre‐amp：时刻t的增益： A =增益和输出噪声与积分 时间有关，在时刻t的 2 2kT 4kTγg m1 输入等效噪声为该时刻 2 = γ + t vno = 输 噪声 2 输出噪声功率除以增益 时刻t的输出噪声： 3 Co Co 的平方 2 2kTCo 4kTγ vno 2 在时刻 t 的等效 Note: vni = 2 = + 2 输入噪声： A (g m1t ) g m1t 大信号输入下 噪声对比 大信号输入下，噪声对比 较器输出几乎不起作用， 设到时刻t输出共模下降的幅度为ΔV，则有： 因此，噪声分析时，输入 2Co ΔV 2ΔV 2Co ΔV g t = A = t = m 1 应为小信号。