新型全数字锁相环的逻辑电路设计
一种高性能的全数字锁相环设计方案
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锁相技术在频率合成'信号的调制和 解 调'载 波 同 步'位 同 步'微 弱 信 号 检 测 以 及 对 宇 宙 飞 行 目 标 的 跟 踪'遥测和遥控等方面都有重要的应用(#%*)*当锁相环中的输入参考信号和输出被锁信号频率接近或 者 近 似 呈 整 数 倍 的 关 系 时 "若 用 直 接 分 频 技 术 完 成 输 入 信 号 和 输 出 信 号 的 频 率 的 归 一 化 "则 导 致 由 于 锁 相 环 路 中 的 鉴相频率很低而使得环路性能恶化())*另一方面"便于集 成 和 性 能 可 靠 的 数 字 锁 相 环 是 目 前 国 内 外 的 研 究 热点之一*目前针对数字锁相环的主要 研 究 内 容 有%数 字 化 鉴 相 技 术 的 设 计 与 实 现"数 字 环 路 滤 波 器 的 设 计"数控振荡器的设计及优化"环路的快速锁定"系统性能的提高和功耗的减小等 * ((%$) 笔者介绍了一 种 数 字 化的 锁 相 环"其 主 要 由 模 数 转 换 器 !1;46H8 BH -585B46 .H;S=VB=V"1-.#'可 编 程 逻 辑 阵 列 !^5=6:
基于FPGA的全数字锁相环设计与实现
基于FPGA的全数字锁相环设计与实现一、前言全数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种数字电路设计技术，可实现同步数字信号的调制和解调。
基于FPGA的全数字锁相环设计与实现，是一个极为重要的课题。
它可以有效地提高数字电路的性能，使得数字系统具有更优越的特性，并可广泛应用于数字电路的设计、数字信号的处理等领域。
二、DPLL 的体系结构DPLL是由相频检测器、滤波器、数字控制振荡器和时钟输出等多个部分组成的。
其中，相频检测器、滤波器和数字控制振荡器通常被集成到FPGA的内部，而时钟输出则需要通过FPGA的普通I/O口与市场上常见的外部输出设备相结合。
三、数字锁相环的工作原理数字锁相环的工作原理基于一个反馈循环系统，其中参考振荡器的频率与输入信号会被比较，然后通过差错检测网络来确定缺陷。
如果这些信号频率不匹配，则通过调整数字控制振荡器的频率来达到匹配。
然后，系统会根据输出信号和参考信号的相位差异来调整数字控制振荡器的频率，并通过PLL的反馈路径传输至输入端，进而得到和参考信号相同频率的输出信号。
四、数字锁相环的应用数字锁相环在通信领域有着广泛的应用，如数据码隆、数字调制、同步检测等；在数字领域，数字锁相环主要应用于数字信号处理、频谱分析、信噪比提高等方面；在电子仪器领域，数字锁相环可以被应用于测量领域、噪声分析、频率合成等方面。
五、基于FPGA的数字锁相环的设计数字锁相环的设计是一项非常复杂的工作，其中需要解决的问题主要有相频检测、低通滤波、数字控制振荡器的设计和时钟输出等方面。
在基于FPGA的数字锁相环设计过程中，可以采用很多不同的方法和技术来解决这些问题。
在数字锁相环的设计中，相频检测器是极其关键的部分，其主要功能是检测输入信号与数字控制振荡器的频率是否匹配。
其中，相频检测器常用的方式有两种：一是通过比较输入信号和数字控制振荡器的频率来实现；二是通过测量输入信号和数字控制振荡器的相位差来实现。
智能全数字锁相环的设计
智能全数字锁相环的设计智能全数字锁相环的设计摘要：在FPGA片内实现全数字锁相环用途极广。
本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。
关键词：全数字锁相环数字环路滤波器数字单稳态振荡器1引言数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。
随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。
在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。
锁相环是一个相位误差控制系统。
它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。
所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路，其组成框图见图1示。
当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。
2K计数器的参数设置74297中的`环路滤波器采用了K计数器。
其功能就是对相位误差序列计数即滤波，并输出相应的进位脉冲或是借位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而实现相位控制和锁定。
K计数器中K值的选取需要由四根控制线来进行控制，模值是2的N次幂。
在锁相环路同步的状态下，鉴相器既没有超前脉冲也没有滞后脉冲输出，所以K计数器通常是没有输出的；这就大大减少了由噪声引起的对锁相环路的误控作用。
也就是说，K计数器作为滤波器，有效地滤除了噪声对环路的干扰作用。
显然，设计中适当选取K值是很重要的。
K值取得大，对抑止噪声有利（因为K值大，计数器对少量的噪声干扰不可能计满，所以不会有进位或借位脉冲输出），但这样捕捉带变小，而且加大了环路进入锁定状态的时间。
一种新型PID控制的全数字锁相环的设计与实现.
一种新型PID控制的全数字锁相环的设计与实现锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。
它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。
传统的PI控制器可以消除稳态误差，保证锁定精度，但是对阻尼有不利影响。
在PI控制器中引入微分项可以改善响应速度和阻尼，保证了锁定时间，但不能减少稳态误差，因此本文提出积分分离PID控制，能够大大改善响应时间和阻尼并减少稳态误差，从而保证了锁相精度和锁相时间。
1 电路结构与工作原理1.1 全数字锁相环电路结构快速全数字锁相环的系统框图如图1所示。
鉴相器采用JK触发器，该鉴相器结构简单，鉴相范围为±π，能够满足一般工程的需要。
由于鉴相器输出的是二值高低脉冲，后需接数字滤波器来平滑其中的起伏，消除噪声和干扰脉冲的影响。
一般数字序列滤波器有两种：N 先于M序列滤波器和随机徘徊滤波器，数字滤波器不是环路滤波器，它是无惰性的，加在环路中不影响环路的阶数，仅起到滤噪抗干扰的作用。
本文采用随机徘徊滤波器。
环路滤波器采用PID控制器，能够很好地控制环路相位校正的速度和精度，相对于文献[1]的PI控制器具有更好的特性。
数字压控振荡器采用可变模的分频器。
M分频器对输出信号进行分频，以使环路得到相应的倍频信号。
1.2 电路工作原理鉴相器比较输入信号和输出信号的相位差，产生一误差高低电平脉冲序列pha。
该脉冲的宽度和输入、输出信号的相位误差是成比例的。
K序列滤波器对相位误差信号进行量化，又可以消除输入信号噪声和干扰脉冲的影响。
当pha为高电平时，K序列滤波器对fO进行加计数，当计数器溢出时，一方面向环路滤波器产生一加脉冲i，同时对计数器进行复位，重新计数。
相反，当pha 为低电平时，K序列滤波器对fO进行减计数，当计数器减为零时，一方面向环路滤波器产生一减脉冲d，同时对计数器进行复位，重新计数。
锁相环电路设计
锁相环的原理2007-01-23 00:241．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
基于FPGA的全数字锁相环电路的设计
基于FPGA的全数字锁相环电路的设计张楠【摘要】为了协调锁相环锁定时间与环路同步误差之间的矛盾，设计了一种基于自动变模控制的全数字锁相环电路，主要有四部分构成：异或门鉴相器、K变模可逆计数器、脉冲加减电路以及自动变模控制模块。
其中自动变模控制模块实时控制可逆计数器的模值，当输入信号和本地参考信号的相位差较大时，降低KMode值，增大步进校正量，缩短捕获时间；当相位差较小时，增大KMode值，使捕获过程变慢，即延长锁定时间，提高捕获精度。
采用VerilogHDL语言对各模块功能进行描述，利用Modelsim SE10.1c软件进行功能仿真验证并给出RTL级电路图，运用Quartus II软件进行功能仿真和综合，并将程序下载到FPGA芯片上验证环路功能，结果证明此环路能够实现相位锁定。
%To coordinate the contradiction between the locking time and the loop synchronization error,the paper design an ADPLL circuit based on automatic control mode, consisted by four parts:XOR gate as phase detector, K variable modulus reversible counter, ID counter and automatically changed module, which to control the counter modulus value on real-time. when the phase error isbigger,reduce the KMode value,to stepper correction amount,shorten acquisi-tion time;when the phase error is smaller, increase the KMode value, slow down the capture process, extend the lock time, improve capture accuracy. Each of these modules’ description of functions are based on VerilogHDL and functional simulation by Modelsim SE10.1c, the RTL logic circuit diagrams of them are given. Using Quartus II soft-ware for timing simulation and synthesis, and download the program to the FPGAdevelopment board to verify. The results showed that the loop can be locked.【期刊名称】《长春理工大学学报（自然科学版）》【年(卷),期】2016(039)003【总页数】5页(P65-69)【关键词】数字锁相环;自动变模;FPGA【作者】张楠【作者单位】长春理工大学电子信息工程学院，长春 130022【正文语种】中文【中图分类】TN91全数字锁相环（ADPLL），顾名思义，环路中所有的部件都是用数字电路实现的，主要由三部分构成：数字鉴相器、数字环路滤波器和数控振荡器，作用是使输出信号和输入信号的频差为零，相差恒定［1］。
一种新型的全数字锁相环
一种新型的全数字锁相环[ 来源：机电论文 | 类别：技术 | 时间：2006-3-11 16:33:27 ][字体：大 中 小]原作者:庞 浩，俎云霄，王赞基 原作者出处:（清华大学电机工程与应用电子技术系，北京，100084） 出处【论文摘要】该文提出了一种实现全数字锁相环的新方法。
在基于该方法实现的全数字锁相环中，一种 论文摘要 论文摘 数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。
通过线性近似，该文推导出该 锁相环系统的数学模型，并进一步对该系统的局部动态特性进行了讨论。
理论分析表明这种新型的全数 字锁相环具有很宽的锁相范围，并且在不同被锁频点的局部范围内都具有相同的稳定形式，锁相跟踪达 到稳定的时间与被锁信号的周期成正比。
由于充分利用了鉴相脉冲宽度所包含的相位误差信息，同时又 引入了积分控制，使锁相环的跟踪响应速度得到提高。
仿真实验进一步验证了理论分析的结论。
该文锁 相环采用数字电路方式实现，其性能可以通过比例和积分控制参数进行调节，因而简化了设计过程，便 于应用在电机调速系统、有源滤波器和静止无功补偿器等领域。
1 引言 信号锁相技术广泛应用于自动化控制等领域。
利用该技术可以产生同步于被锁输入信号的整数倍频或 者分数倍频的输出控制信号。
锁相环的基本结构是由鉴相、环路滤波、可控振荡器和 M 倍分频等模块组 成的一个反馈环路，如图 1 所示。
输入的被锁信号首先与同步倍频信号经过 M 倍分频后产生的锁相信号 进行鉴相处理，输出相位误差信号。
环路滤波模块通常具有低通特性，它将相位误差信号转化为稳定的 控制信号，从而控制可控振荡器模块，产生稳定的频率信号输出。
这个频率信号就是所需的同步倍频信 号。
如果整个反馈环路锁相稳定， 锁相环输出的同步倍频信号的频率就是其输入的被锁信号频率的 M 倍。
假如被锁信号在输入鉴相模块之前又先被分频了 L 倍，则锁相获得的同步倍频信号的频率就是被锁信号频率的 M/L 倍。
全数字锁相环的设计及分析
全数字锁相环的设计及分析1 引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理74XX297 是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。
ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
2.1 鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
新型全数字锁相环的逻辑电路设计
新型全数字锁相环的逻辑电路设计
徐健飞;庞浩;王赞基;陈建业
【期刊名称】《电网技术》
【年(卷),期】2006(30)13
【摘要】设计出一种新型全数字锁相环(enhancedphase-lockloop,EPLL)的逻辑
电路。
该电路基于轨迹跟踪原理实现与交流基波成分的同步,其锁相速度快,精度高。
同时,为兼顾锁相速度和稳定性的设计要求,提出调节EPLL动态参数的新方法,获得
具有优化结构的全数字锁相逻辑电路。
锁相跟踪实验验证了该锁相环技术的性能,
证实了其在提取和分析谐波方面的有效性。
【总页数】4页(P81-84)
【关键词】全数字锁相环;动态参数调节;同步;数字逻辑电路
【作者】徐健飞;庞浩;王赞基;陈建业
【作者单位】清华大学电机工程与应用电子技术系
【正文语种】中文
【中图分类】TM715
【相关文献】
1.基于FPGA的超声波电源数字锁相环电路设计 [J], 车保川
2.一种新型的用于高速串行接口电路的单片锁相环电路设计 [J], 孙振国;何乐年;温显光;严晓浪
3.基于 CD4046锁相环的数字频率合成器电路设计 [J], 刘艳红
4.数字电路设计好帮手嵌入式系统开发利器——LA系列逻辑分析仪=逻辑分析仪＋总线分析仪＋协议分析仪＋频率计＋逻辑笔 [J],
5.一种改进的用于FPGA的快速数字锁相环电路设计 [J], 谭聪;卜海祥;唐璞山因版权原因，仅展示原文概要，查看原文内容请购买。
全数字锁相环原理及应用讲解
全数字锁相环原理及应用摘要：首先介绍全数字锁相环的结构，及各个模块的作用，接着讲述全数字锁相环的工作原理，然后介绍在全数字锁相环在调频和解调电路、频率合成器中的应用。
关键字：全数字锁相环数字环路鉴相器数字环路滤波器数字压控振荡器1.前言锁相环(PLL ，Phase Locked Loop 技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(ADPLL ，All Digital Phase Locked Loop 与传统的模拟电路实现的PLL 相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D 及D/A 转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片的深入研究，全数字锁相环将会在其中得到更为广泛的应用。
2.全数字锁相环结构及原理图1 数字锁相环路的基本结构（1数字环路鉴相器（DPD ）数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。
它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。
（2 数字环路滤波器（DLF ）数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。
数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。
引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。
因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL 满足预定的系统性能要求。
（3 数字压控振荡器（DCO ）数控振荡器，又称为数字钟。
它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO ）。
但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。
基于VHDL的全数字锁相环的设计
目录第一章绪论 (1)1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 (1)1.2锁相环（PLL） (1)1.2.1锁相环的发展及应用 (1)1.2.2锁相环的分类与特点 (2)1.2.3锁相环的优点 (3)1.3全数字锁相环的现状及发展 (3)1.4本论文的研究内容 (4)第二章全数字锁相环的开发系统 (5)2.1EDA技术简介 (5)2.1.1EDA的发展 (5)2.1.2EDA技术的主要内容 (5)2.1.3EDA技术的基本特征及特点 (5)2.1.4EDA设计工具 (6)2.2现场可编程门阵列（FPGA） (6)2.3硬件设计语言－VHDL (6)2.3.1VHDL语言简介 (6)2.3.2VHDL语言的特点 (7)2.4软件开发工具－MAX＋plus II (8)2.4.1MAX+PLUSⅡ概述 (8)2.4.2Max+plusⅡ功能简介 (9)2.4.3Max+plusⅡ设计流程 (11)2.5实验开发系统 (12)第三章设计总体规划 (13)3.1整体方案 (13)3.2关于全数字锁相环设计的几种方案 (13)3.3设计分工 (16)3.3.1模块划分 (16)第四章基于VHDL的全数字锁相环的设计 (17)4.1全数字锁相环的介绍 (17)4.2ADPLL结构及工作原理 (17)4.3全数字锁相环模块介绍 (18)4.4全数字锁相环的VHDL设计 (18)4.4.1全数字锁相环的基本结构框图 (18)4.4.2全数字锁相环各模块原理及子程序设计 (19)4.4.3总体模块、仿真及体统性能分析 (23)第五章总结 (28)致谢 (29)参考文献 (30)第一章绪论1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程锁相环从30年代开始发展，1932年，De Bellescize实现了第一个PLL，这个法国工程师称该发明为“相关通信”（coherent conmmunication）。
一种高性能的全数字锁相环设计方案
一种高性能的全数字锁相环设计方案屈八一;程腾;俞东松;李智奇;周渭;李珊珊;刘立东【摘要】针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环.主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环.实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性.%Aiming at the fact that a complex scheme is needed when the two frequencies in the phase locked loop are close to each other or have an approximate integer multiple relationship and the traditional analog phase locked loop is unsuitable for integration and on chip implementation,an all-digital phase locked loop is proposed,which is mainly composed of analog to digital converters,an all-digital phase detector,a digital low pass filter and a digitally controlled oscillator.The analog to digital converters'quantization errors have been greatly suppressed by using the clock cursor effect and digital edge effect and an all-digital phase locked loop with a high performance is achieved.Experiment indicates the correctness of the design scheme and shows that the proposed loop has characteristics of high precision and low noise.【期刊名称】《西安电子科技大学学报（自然科学版）》【年(卷),期】2019(046)001【总页数】5页(P112-116)【关键词】数字锁相环;边沿效应;全数字式鉴相器;数控振荡器【作者】屈八一;程腾;俞东松;李智奇;周渭;李珊珊;刘立东【作者单位】长安大学信息工程学院,陕西西安 710064;长安大学信息工程学院,陕西西安 710064;长安大学信息工程学院,陕西西安 710064;西安电子科技大学机电工程学院,陕西西安 710071;西安电子科技大学机电工程学院,陕西西安 710071;长安大学信息工程学院,陕西西安 710064;长安大学信息工程学院,陕西西安710064【正文语种】中文【中图分类】TN911.8锁相技术在频率合成、信号的调制和解调、载波同步、位同步、微弱信号检测以及对宇宙飞行目标的跟踪、遥测和遥控等方面都有重要的应用[1-4]。
新型全数字锁相环的逻辑电路设计动态参数调节
第 30 卷 第 13 期 2006 年 7 月
文章编号：1000-3673（2006）13-0081-04
电网技术 Power System Technology
中图分类号：TM715
文献标识码：A
Vol. 30 No. 13 Jul. 2006
学科代码：470·4054
新型全数字锁相环的逻辑电路设计
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第 30 卷 第 13 期
电网技术
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实验和仿真研究表明，KA 主要影响 EPLL 对幅 值的跟踪特性，当 KA 增大时，输出幅值信号的波 动变大，稳定性变差。但幅值响应和跟踪速度加快。 Kp，Ki 主要影响 EPLL 对频率的跟踪特性，Kp 主要 影响对频率比例分量的跟踪，Ki 主要影响对频率积 分分量的跟踪，当 Kp，Ki 增大时，频率跟踪的稳定 性变差，但频率跟踪的速度加快。 2.2 动态参数调节方法
Fig. 3 Program flowchart of EPLL
数据采样环节采用 12 位串行 ADC 芯片，为满
足计算精度要求，在 FPGA 中将采样数据扩展到 16
全数字锁相环设计
桂林电子科技大学毕业设计（论文）报告用纸第 1 页共27 页引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
全数字锁相环设计 (1)
二、原理
1、锁相法
位同步锁相法的基本原理与载波同步的类似， 在接收端利用鉴相器比较接受 码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后） ，鉴相 器就产生误差信号去调整位同步信号的相位直到获得准确的位同步信号为止。 前 面介绍的滤波法中的窄带滤波器可以是简单的单调谐回路或晶体滤波器， 也可以 是锁相环路。 我们把采用锁相法来提取位同步信号的方法称为锁相法。通常分两类：一类 是环路中误差信号去连续的调整位同步信号的相位，这一类属于模拟锁相法； 另 有一类锁相环位同步法是采用高稳定度的振荡器（信号钟） ，从鉴相器所获得的 与同步误差成比例的误差信号不是直接用于调整振荡器， 而是通过一个控制器在 信号钟输出的脉冲序列中附加或扣除一个或几个脉冲， 这样同样可以调整加到减 相器上的位同步脉冲序列的相位，达到同步的目的。这种电路可以完全用数字电
ΔT=|T1-T2|=
F F 1 1 F 2 1 2 F1 F2 F2 F1 F0
式中，F0 为收发两端固有码元重复频率的几何平均值， 且有
T0
1 F0
由式（11.3 - 8）可得
F F0|T1-T2|= F0
再由式（11.3 - 9） ，上式可写为
T1 T2 T0
F F0
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全数字锁相环设计
除（或添加）脉冲。 分频器：一个计数器，每当控制器输出 n 个脉冲时，它就输出一个脉冲。 控 制器与分频器的共同作用的结果就调整了加至比相器的位同步信号的相位。 这种 相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为 T0，相应的 相位最小调整量为Δ=2πT0/T=2π/n。 相位比较器： 接收脉冲序列与位同步信号进行相位比较， 以判别位同步信号 究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。 位同步数字环的工作过程简述如下： 由高稳定晶体振荡器产生的信号， 经 整形后得到周期为 T0 和相位差 T0/2 的两个脉冲序列， 如图 11 - 17(a)、(b)所示。 脉冲序列(a)通过常开门、或门并经 n 次分频后，输出本地位同步信号，如图 11 17(c)。 为了与发端时钟同步， 分频器输出与接收到的码元序列同时加到相位比较 器进行比相。如果两者完全同步， 此时相位比较器没有误差信号，本地位同步 信号作为同步时钟。如果本地位同步信号相位超前于接收码元序列时，相位比较 器输出一个超前脉冲加到常开门（扣除门）的禁止端将其关闭， 扣除一个(a)路 脉冲(图 11 - 17(d))，使分频器输出脉冲的相位滞后 1/n 周期（360°/n） ，如图 11 - 17(e)所示。如果本地同步脉冲相位滞后于接收码元脉冲时，比相器输出一个滞 后脉冲去打开“常闭门（附加门） ” ，使脉冲序列(b)中的一个脉冲能通过此门及 或门。正因为两脉冲序列(a)和(b)相差半个周期， 所以脉冲序列(b)中的一个脉冲 能插到“常开门”输出脉冲序列(a)中(图 11 - 17(f))，使分频器输入端附加了一个 脉冲，于是分频器的输出相位就提前 1/n 周期， 如图 11 -17(g)所示。经过若干 次调整后， 使分频器输出的脉冲序列与接收码元序列达到同步的目的，即实现了 位同步。 根据接收码元基准相位的获得方法和相位比较器的结构不同， 位同步数字锁 相环又分微分整流型数字锁相环和同相正交积分型数字锁相环两种。 这两种环 路的区别仅仅是基准相位的获得方法和鉴相器的结构不同， 其他部分工作原理相 同。下面我们重点介绍鉴相器的具体构成及工作情况。
一种可编程的全数字锁相环路的实现
摘要：介绍了一种基于fpga可编程技术实现的用于无线通信实验系统的全数字锁相环路。
详细叙述了其工作原理、工作性能、电路实现和仿真结果。
关键词：fpga 全数字锁相环路 vhdl语言锁相环路已在模拟和数字通信及无线电电子学等各个领域中得到了极为广泛的应用，特别是在数字通信的调制解调和位同步中常常要用到各种各样的锁相环。
锁相就是利用输入信号与输出信号之间的相位误差自动调节输出相位使之与输入相位一致，或保持一个很小的相位差。
最初的锁相环全部由模拟电路组成，随着大规模、超高速数字集成电路的发展及计算机的普遍应用，出现了全数字锁相环路。
所谓全数字锁相环路，就是环路部件全部数字化，采用数字鉴相器(dpd)、数字环路滤波器(dlf)、数控振荡器(dco)构成锁相环路。
在用altera公司的epfl0k10tcl44-3芯片设计一种无线通信实验系统的fsk、dpsk、qam调制解调器时，利用剩余的10％fpga资源设计出了一种可编程全数字锁相环路，它成功地为该通信实验系统的调制解调器提供了64khz、56khz和16khz三种精确、稳定的时钟信号。
1 全数字锁相环的电路设计1．1 dpll工作原理分析所设计的全数字锁相环路的结构如图1所示。
其中，数字鉴相器由异或门exor构成，数字环路滤波器由变模可逆计数器q构成，数控振荡器由加／减脉冲控制器i／d和模n计数器组成。
可逆计数器和加／减脉冲控制器的时钟频率分别是mf0和2nf0。
这里f0是环路的中心频率，为64khz。
mf0等于14336khz，由晶振电路产生，它经模h计数器分频后得到2nf0的时钟频率。
异或门鉴相器用于比较输入信号in64与数控振荡器输出信号out64的相位差，其输出信号ud作为可逆计数器的计数方向控制信号。
当ud为低电平时，可逆计数器作“加”计数；反之，可逆计数器作“减”计数。
当环路锁定时，in64和out64正交，鉴相器的输出信号ud为50％占空比的方波。
采用VHDL设计的全数字锁相环电路设计
采用VHDL设计的全数字锁相环电路设计叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。
0 引言全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。
从而具备可靠性高、工作稳定、调节方便等优点。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL 语言来设计专用芯片ASIC 和数字系统,而且可以把整个系统集成到一个芯片中,实现系统SOC ,构成片内锁相环。
下面介绍采用VHDL技术设计DPLL 的一种方案。
1 DPLL 的基本结构全数字锁相环结构框图如图1 所示, 由数字鉴相器、数字环路滤波器和数控振荡器3 部分组成。
'0') ;end if ;elseif cq > 0 then cq '0') ;end if ;end if ;end process ;process (en ,j ,cq ,k)beginif en = '1'thenif j = '0'thenf cq = k then cao1图4 变模可逆计数器(取k = 24) 的仿真波形图2. 3 数控振荡器的设计数控振荡器由加/ 减脉冲控制器和除N 计数器组成的。
加/ 减脉冲控制器其实是一个增量—减量计数器式DCO。
它和环路滤波器连用。
如果在环路滤波器无进位、错位的时候,加/ 减脉冲控制器对时钟2NFo 进行二分频。
当加/ 减脉冲控制的增量输入端( I = 1) 输入一个进位脉冲时, 输出脉冲中通过该计数器内部加上一个时钟脉冲。
反之,当加/ 减脉冲控制的减量输入端( D = 1) 时输入一个借位脉冲输出脉冲中就减去一个时钟脉冲。
基于FPGA的全数字锁相环的设计与实现
基于FPGA的全数字锁相环的设计与实现一、本文概述本论文聚焦于基于现场可编程门阵列（FieldProgrammable Gate Array, FPGA）技术设计与实现全数字锁相环（AllDigital PhaseLocked Loop, ADPLL）的研究工作。
全数字锁相环作为一种关键的信号处理模块，广泛应用于通信系统、雷达系统、高速数据采集、频率合成等领域，其性能直接影响到整个系统的稳定性和精度。
随着FPGA技术的发展，ADPLL在灵活性、集成度、可编程性及实时调整等方面展现出显著优势，成为现代电子系统中实现高精度频率合成与同步控制的理想选择。
本文旨在深入探讨基于FPGA平台构建全数字锁相环的理论基础、设计方案及关键技术，并通过实际工程实践验证其性能。
研究内容主要涵盖以下几个方面：理论背景与技术综述：对全数字锁相环的基本原理、组成结构以及工作模式进行全面阐述，对比分析其与传统模拟锁相环和混合信号锁相环的优缺点。
在此基础上，详细介绍FPGA技术的特点及其在ADPLL设计中的应用价值，为后续设计工作奠定理论基础。
系统架构与模块设计：详细阐述所设计的基于FPGA的全数字锁相环的整体架构，包括鉴相器（Phase Detector）、数字环路滤波器（Digital Loop Filter）、数控振荡器（Digitally Controlled Oscillator, DCO）等核心组件的设计思路与实现细节。
针对FPGA资源特性，优化各模块算法及硬件实现，确保其在有限逻辑资源下达到高性能指标。
关键算法与技术实现：探讨用于提升ADPLL性能的关键技术，如低噪声鉴相算法、快速锁定策略、频率牵引与抖动抑制技术等，并展示如何将其有效融入FPGA实现中。
同时，阐述如何利用FPGA的可编程特性实现实时参数调整与在线监控，增强系统的动态适应能力和故障诊断能力。
仿真验证与实验结果：通过高级硬件描述语言（HDL）对设计进行建模，并利用FPGA开发环境进行功能仿真与时序分析，验证设计的正确性和稳定性。
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x(t)
+ e(t)
-
×
Kp
+ + ω(t)
∫ φ(t)
90°
Ki·∫
×
cos
Ka·∫ A(t)
× y(t)
图 1 EPLL 结构框图 Fig. 1 Block diagram of EPLL
由图 1 可知，EPLL 对 e(t)·sinφ(t)积分后获得幅
值 A(t)及本地重构的锁相信号 y(t)=A(t)·cosφ(t)，并
X-寄存器
Y-寄存器
Z-寄存器 i
移位
移位
表θ i
i 加减法
加减法
加减法 ±
±
图 2 CORDIC 算法状态机图
Fig. 2 State machine of the CORDIC arithmetic
为实现 EPLL 整体算法，本文采用状态机控制方 式分步计算，使逻辑资源充分优化。每次采样数据完
成，依照状态变量，按照相应的迭代运算步骤进行运
徐健飞，庞 浩，王赞基，陈建业
（清华大学 电机工程与应用电子技术系，北京市 海淀区 100084）
A Logic Circuit Design of All Digital Phase-Locked Loop
XU Jian-fei，PANG Hao，WANG Zan-ji，CHEN Jian-ye
（Department of Electrical Engineering，Tsinghua University，Haidian District，Beijing 100084，China）
1 EPLL 的原理与实现
1.1 EPLL 的原理
EPLL是基于非线性方程组构造的锁相算法。
设系统输入信号幅值为A1，相角为 φ1 ，含有2~N 次谐波和噪声，其表达式[12]为
N
x(t) = A1 sinφ1(t) + ∑ Ak sinφk (t) + n(t) k=2
式中：Ak表示第k次谐波幅值； φk (t) = ωkt + δk 表示 第 k 次 谐 波 相 角 ； n(t) 为 噪 声 ； 通 常 ω1 已 知 ， ωk = kω1 。
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第 30 卷 第 13 期
电网技术
83
实验和仿真研究表明，KA 主要影响 EPLL 对幅 值的跟踪特性，当 KA 增大时，输出幅值信号的波 动变大，稳定性变差。但幅值响应和跟踪速度加快。 Kp，Ki 主要影响 EPLL 对频率的跟踪特性，Kp 主要 影响对频率比例分量的跟踪，Ki 主要影响对频率积 分分量的跟踪，当 Kp，Ki 增大时，频率跟踪的稳定 性变差，但频率跟踪的速度加快。 2.2 动态参数调节方法
描述的基波信号。这表明 EPLL 算法会自动跟踪输
入信号的基波分量。此外，x(t)的参数幅值、角频率、
相角变化是系统允许的，滤波器输出 y(t)能跟随这
些参数变化，并较快地收敛到新的稳定状态。EPLL
具有以下的优点：
（1）输出信号 y(t)与输入信号 x(t)保持一致，
且与输入信号的基波分量同步，y(t)与 x(t)之间没有
相位误差。
（2）可实时测量输入信号 x(t)基波分量的幅
值、相位、角频率。
（3）对内部参数和外部噪声均具有鲁棒性。
（4）可以通过调整其内部控制参数控制收敛
速度、稳定状态等。
1.2 EPLL 的结构
根据式(1)~ (3)，按锁相环的一般结构整理出实 现 EPLL 的结构框图[12]，见图 1。
鉴相器
环路滤波器 可控振荡器
首先依据输入输出信号的差 e(t)判断输入信号 的基波突变和锁相基本稳定的状态。以 e(t)的周期 平均值 e 与设定阈值 e0 的比较结果为判定条件。当 e ＜e0 时，则判定锁相基本达到稳定，反之，则判 定输入信号的基波发生突变，锁相尚未达到稳定。 e0 的选取受系统敏感程度的影响很大，因此应根据 不同的应用要求进行选取。锁相基本稳定时的控制 参数为 KA0，KP0，Ki0。当锁相尚未稳定时，令 KA = µAKA0e / e0 ， Kf = µf KP0e / e0 ， Ki = µiKi0e / e0 。其 中 µA , µP , µi 为常数。所以，当系统处于锁相稳定状 态时，控制参数相对较小，系统抗干扰性能强，跟 踪过程较稳定；当系统处于锁相尚未稳定的状态 时，控制参数的取值相对较大，锁相跟踪速度快， 可快速收敛到新的稳定状态。
Fig. 3 Program flowchart of EPLL
数据采样环节采用 12 位串行 ADC 芯片，为满
足计算精度要求，在 FPGA 中将采样数据扩展到 16
位。设计中按照不同功能将 EPLL 划分为鉴相器和环
路滤波器模块、可控振荡器模块、参数控制模块、锁
相状态判断模块和分频信号发生模块。5 个模块作为
ABSTRACT: An all-digital enhanced phase-lock loop (EPLL) technology based on ADC and FPGA is designed, On the basis of principle of trajectory tracking EPLL realizes the synchronization with AC fundamental harmonic component, the phase-lock speed of EPLL is rapid and its accuracy is satisfactory. To meet the design requirement of phase-lock speed and stability simultaneously, a new method to adjust dynamic parameters of EPLL is put forward, thus an all-digital phase-lock logical circuit with optimized structure is obtained. The results of phase-lock tracking test verify the performance of EPLL, and the effectiveness of EPLL in harmonics extraction and analysis is confirmed.
相对独立的逻辑电路，可以同时并行计算。
2 EPLL 的动态参数调节
2.1 EPLL 的参数特性 KA、KP、K i 是影响 EPLL 性能的 3 个参数。设
输入信号为频率 f0=50Hz，幅值 A=5V 的方波，并 计从施加信号到相位误差小于 1°的时间为测得的 锁相收敛时间。当 KA=32、KP=64、Ki=204 8 时， 系统收敛时间为 44 个周波。稳态时，幅值测量最 大相对误差为 1.7%，角频率测量最大相对误差为 6.1%。当 KA=128、KP=256、Ki=819 2 时，系统收 敛时间为 8 个周波。稳态时，幅值测量最大相对误 差为 6.3%，角频率测量最大相对误差为 57.6%。
为实现数字化 EPLL 锁相方法，将式(1)~式(3)
改写为如下差分方程，式中 Fs 为采样频率。
eˆ(k) = x(k) − y(k)
(4)
Aˆ(k + 1)= KAeˆ(k )sinφˆ(k ) + Aˆ(k )
(5)
Fs
ω&ˆ p (k + 1) = K peˆ(k) cosφˆ(k)
(6)
ωˆi
关键词：全数字锁相环；动态参数调节；同步；数字逻辑电路
0 引言
数字锁相环在电力系统自动化、无线电电子学 及数字通信等领域应用广泛。传统的依据过零检测 实现的全数字锁相环[1-4]锁相速度慢，且过零点的扰 动会直接影响锁相精度。另外，其多采用微处理器 和数字信号处理器(digital signal processing，DSP)实 现[5-8]，较大程度地依赖于处理器性能，相位精度受 中断响应和指令执行时间影响，因此传统的全数字 锁相环无法应用于触发脉冲等实时控制场合。基于 模数转换电路(analog to digital convert，ADC)和现场 可编程门阵列(field programmable gate array，FPGA)
电力系统同步控制对锁相性能的要求包括 2 个 方面：当输入信号的幅值、相位、频率发生改变时， 锁相系统能快速做出反应，并迅速收敛到新的稳定 状态，即要求锁相系统敏感，且有较快的收敛速度； 当输入信号的基波比较稳定，则锁相系统应能有效 滤除谐波和噪声的干扰，具有很好的稳定性。对 EPLL 参数特性的研究表明，单一的控制参数无法 同时满足锁相速度和锁相稳定性的要求。为此，本 文提出对控制参数进行动态调节的方法，以改善 EPLL 的锁相性能。
KEY WORDS: enhanced phase-lock loop (EPLL)；dynamic parameters；synchronization；digital logical circuits
摘要：设计出一种新型全数字锁相环 (enhanced phase-lock loop，EPLL)的逻辑电路。该电路基于轨迹跟踪原理实现与 交流基波成分的同步，其锁相速度快，精度高。同时，为兼 顾锁相速度和稳定性的设计要求，提出调节EPLL动态参数 的新方法，获得具有优化结构的全数字锁相逻辑电路。锁相 跟踪实验验证了该锁相环技术的性能，证实了其在提取和分 析谐波方面的有效性。
第 30 卷 第 13 期 2006 年 7 月
文章编号：1000-3673（2006）13-0081-04
电网技术 Power System Technology