数字电子技术课程设计--电子秒表的设计

数字电子技术课程设计--电子秒表的设计

数字电子技术课程设计

课程设计题目：电子秒表的设计

目录

摘要 (2)

1引言 (3)

1.1设计目的 (3)

1.2技术要求 (3)

1.2.1基本要求 (3)

1.2.2提高要求 (3)

1.3设计内容 (3)

1.4工作原理 (3)

2设计框图 (4)

3各个部分功能简介 (5)

3.1按键去抖电路 (5)

3.2控制器电路 (6)

3.3时钟产生电路 (8)

3.4计时电路 (9)

3.5显示译码电路 (10)

3.6 50000分频电路 (11)

4硬件仿真 (13)

4.1顶层逻辑图 (13)

4.2LB0介绍 (14)

4.3硬件仿真 (14)

5课程设计的心得体会 (15)

参考文献 (16)

附录 (17)

摘要

本文以数字电子技术作为理论基础、以quartusⅡ软件为开发平台、以相关电路知识作为辅助，实现电子秒表电路的设计和制作。

该电子秒表可以准确显示时间，范围为00.00—99.99。并且可以手动调节时间，随时启动、清零、暂停记录时间等。操作起来简易、方便。

首先，本文针对电子秒表进行初步框架设计，并在对多种方案进行了认真比较和验证的基础上，又进一步详细介绍了时间脉冲发生器、秒计数器、译码及驱动显示电路。其次，在总体电路图组装完成以后，用quartusⅡ软件对设计好的电路进行了仿真与调试，并逐一解决设计过程中出现的一系列问题。最后，对照着电子秒表设计方案，对制作好的电子秒表功能进行总体验证。并利用学院的LB0开发板进行硬件仿真。

关键词：电子秒表计数器分频quartusⅡ

、

1引言

1.1设计目的

1)掌握同步计数器74160，74161的使用方法，并理解其工作原理。

2)掌握用74160，74161进行计数器、分频器的设计方法。

3)掌握用三态缓冲器74244和74160，74138，7448进行动态显示扫描电路设计的方法。

4)掌握电子秒表的设计方法。

5)掌握在EDA系统软件MAX + plus Ⅱ环境下用FPGA/CPLD进行数字系统设计的方法，掌握

该环境下功能仿真、时序仿真、管脚锁定和芯片下载的方法。

6)掌握用EDA硬件开发系统进行硬件验证的方法。

1.2技术要求

1.2.1基本要求

①计时精度不小于1/100秒；

②输入时钟：1 kHz；

③计时器最长计时为1小时；

④具有复位和启/停开关；

⑤显示控制：动态6位七段LED显示，位选以3位编码输出。要求显示稳定，扫描显示的

频率大于50Hz；

⑥完成硬件验证调试工作。

1.2.2提高要求

增加整分报时功能，即每分钟以蜂鸣器报时1次（1秒钟）。

1.3设计内容

1) 设计可控的计数器（定时器）、分频器、按键去抖电路和动态扫描显示电路；

2) 设计系统顶层电路；

3) 进行功能仿真和时序仿真；

4) 对仿真结果进行分析，确认仿真结果到达了设计要求；

5) 在EDA硬件开发系统上进行硬件验证与测试，确保设计电路系统能正确的工作。

1.4工作原理

电子秒表的输入时钟为1kHz，将其十分频后得到100Hz信号，再将100Hz的信号作为标准信号进行计数，则计数值的分辨率为1/100秒，正好满足系统的要求。计数器分为3级，第1级是一百进制计数器作1/100秒的计数，第2级是六十进制计数器作秒的计数，第3级是六十进制计数器作分的计数。电子秒表的计数受控制模块的控制，控制模块接收“起/停”

按键的输入，当计数停止时，接收到“起/停”按键则启动计数；当正在计数时，接收到“起/停”按键则停止计数。所以“起/停”键是一个反复键。为了保证系统操作的可靠性，设计了一个按键去抖动电路。

2设计框图

图1 电子秒表构成框图

3各个部分功能简介

3.1按键去抖电路

按键去抖电路keyin模块如图2所示。任何按键在触点接触和断开的瞬间都会产生机械抖动，如果不进行处理，每一次按键有可能产生若干次的响应，一般抖动的时间小于20ms。Keyin模块能完成对输入信号的去抖动处理，它利用两个串接的边沿D触发器来消除高频抖动，当在CLK端输入一个频率为25Hz的方波信号时，其输出信号就能得到宽度固定为20ms 的单脉冲信号。图3是仿真波形，从图中可见，存在于输入信号上的抖动被完全的消除了。图4是keyin的模块逻辑连接图。

图2 keyin逻辑模块图

图3 keyin的工作时序图

3.2控制器电路

控制器ctrl模块如图所示。它在“启/停”信号ST_ST和复位信号CLR的作用下完成对计数使能信号CNTEN的控制。任何时候只要CLR=1，则CNTEN=0，所以它是异步清零；ST_ST是一个反复键，当CLR无效时，每一个ST_ST脉冲都会使CNTEN反向，该信号用于控制计时器的计时，当取值为1时允许计时器计时，当取值为0时不允许计时器计时。

4

keyin

逻辑模

块连接图

图5 ctrl逻辑模块图

图6 ctrl逻辑模块连接图

图7 ctrl的工作时序图

3.3时钟产生电路

时钟产生电路clkgen模块如图所示。它完成对输入时钟信号分频，并输出四十分频信号DIV_40和十分频信号DIV_10，即25Hz去抖动时钟信号和100Hz计时器标准计时信号。