EDA 技术与 VHDL 程序设计基础教程习题答案
eda技术与vhdl设计答案
eda技术与vhdl设计答案eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。
2、asic的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。
10、pal器件只能________次编程。
11、gal器件能________次编程。
12、gal器件________取代ttl器件。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。
15、pal和gal器件需要使用________编程。
二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal 器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。
EDA技术实用教程-VHDL版课后答案
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。
EDA与VHDL复习参考题 (1)
选择题1. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
2. IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP,下列所描述的IP核中，对于硬IP的正确描述为__________。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
3提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
A .软IP B.固IP C.硬IP D.都不是4 在VHDL程序存盘过程当中，文件名应该是（）A. 结构体名B. 程序包名C. 任意D. 实体名5. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。
A.FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
6. 规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。
A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲7.大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是（）A FPGA全称为复杂可编程逻辑器件B FPGA是基于乘积项结构的可编程逻辑器件。
VHDL程序设计教程习题解答
VHDL程序设计教程习题参考解答第1章思考题解答1．什么是VHDL？简述VHDL的发展史。
答：VHDL是美国国防部为电子项目设计承包商提供的，签定合同使用的，电子系统硬件描述语言。
1983年成立VHDL语言开发组，1987年推广实施，1993年扩充改版。
VHDL 是IEEE标准语言，广泛用于数字集成电路逻辑设计。
2．简述VHDL设计实体的结构。
答：实体由实体名、类型表、端口表、实体说明部分和实体语句部分组成。
根据IEEE标准，实体组织的一般格式为：ENTITY 实体名 IS[GENERIC(类型表)；] --可选项[PORT(端口表)；] --必需项实体说明部分； --可选项[BEGIN实体语句部分；]END [ENTITY] [实体名]；3．分别用结构体的3种描述法设计一个4位计数器。
答：用行为描述方法设计一个4位计数器如下，其它描述方法，读者可自行设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA ISPORT (clk,clr,en:IN STD_LOGIC;Qa,qb,qc,qd:OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4:STD_LOGIC_vector (3 DOWNTO 0);BEGINQa <= count_4(0);Qb <= count_4(1);Qc <= count_4(2);Qd <= count_4(3);PROCESS (clk,clr)BEGINIF (clr = '1' ) THENCount_4 <= "0000";ELSIF (clk'EVENT AND clk = '1' ) THENIF (en = '1' ) THENIF (count_4 = "1111") THENcount_4 <= "0000";ELSEcount_4 <= count_4+ '1';END IF;END IF;END IF;END PROCESS;END example;第2章思考题解答1．什么叫对象？对象有哪几个类型？答：在VHDL语言中，凡是可以赋于一个值的客体叫对象(object)。
EDA技术与VHDL(第2版)习题解答
第3章 VHDL 基础3-1 如图所示inputoutputenablebuf3smux21in0in1outputsel3-2程序： IF_THEN 语句 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 SPORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ;ARCHITECTURE one OF mux21 IS BEGINPROCESS ( s0,s1,a,b,c,d ) BEGINIF s1=‟0‟ AND s0=‟0‟ THEN y<=a ; ELSIF s1=‟0‟ AND s0=‟1‟ THEN y<=b ; ELSIF s1=‟1‟ AND s0=‟0‟ THEN y<=c ; ELSIF s1=‟1‟ AND s0=‟1‟ THEN y<=d ; ELSE y<=NULL ; END IF ;END PROCESS ; END ARCHITECTURE one ;CASE 语句LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 ISPORT ( s1,s0 : IN STD_LOGIC_VECTOR ;a,b,c,d : IN STD_LOGIC ;y : OUT STD_LOGIC ) ;END ENTITY mux21 ;ARCHITECTURE two OF mux21 ISSIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;BEGINs<=s1 & s0 ;PROCESS ( s )BEGINCASE s ISWHEN “00” => y<=a ;WHEN “01” => y<=b ;WHEN “10” => y<=c ;WHEN “11” => y<=d ;WHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ARCHITECTURE two ;3-3 程序：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MUXK ISPORT ( s0,s1 : IN STD_LOGIC ;a1,a2,a3 : IN STD_LOGIC ;outy : OUT STD_LOGIC ) ;END ENTITY MUXK ;ARCHITECTURE double OF MUXK ISSIGNAL tmp : STD_LOGIC ; --内部连接线SIGNAL u1_s, u1_a, u1_b, u1_y : STD_LOGIC ;SIGNAL u2_s, u2_a, u2_b, u2_y : STD_LOGIC ;BEGINp_MUX21A_u1 : PROCESS ( u1_s, u1_a, u1_b, u1_y )BEGINCASE u1_s ISWHEN …0‟ => u1_y<= u1_a ;WHEN …1‟ => u1_y<= u1_b ; WHEN OTHERS => NULL ; END CASE ;END PROCESS p_ MUX21A_u1 ;p_ MUX21A_u2 : PROCESS ( u2_s, u2_a, u2_b, u2_y ) BEGINCASE u2_s ISWHEN …0‟ => u2_y<= u2_a ;WHEN …1‟ => u2_y<= u2_b ; WHEN OTHERS => NULL ; END CASE ;END PROCESS p_ MUX21A_u2 ; u1_s<= s0 ; u1_a<= a2 ; u1_b<= a3 ; tmp<= u1_y ;u2_s<=s1 ; u2_a<= a1 ; u2_b<= tmp; outy <= u2_y ;END ARCHITECTURE double ; 3-4 程序：（1）1位半减器x y 00011011被减数减数高位低位0000s_out diff 111 s_out= x · y diff= x · y + x · y(2)1位半减器的设计选用（2）图，两种表达方式：一、LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY h_suber ISPORT ( x,y : IN STD_LOGIC ;s_out ,diff : OUT STD_LOGIC ) ;END ENTITY h_suber ;ARCHITECTURE fhd1 OF h_suber ISBEGINdiff<=x XOR y ; s_out<= ( NOT a ) AND b ;END ARCHITECTURE fhd1 ;二、LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY h_suber ISPORT ( x,y : IN STD_LOGIC ;s_out ,diff : OUT STD_LOGIC ) ;END ENTITY h_suber ;ARCHITECTURE fhd1 OF h_suber ISSIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;BEGINs<= x & y ;PROCESS ( s )BEGINCASE s ISWHEN “00” => s_out <=‟0‟ ; diff<=‟0‟ ;WHEN “01” => s_out <=‟1‟ ; diff<=‟1‟ ;WHEN “10” => s_out <=‟0‟ ; diff<=‟1‟ ;WHEN “11” => s_out <=‟0‟ ; diff<=‟0‟ ;WHEN OTHERS => NULL ;END CASE ;END PROCESS ;LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY or ISPORT ( a,b : IN STD_LOGIC ;c : OUT STD_LOGIC ) ;END ENTITY or ;ARCHITECTURE one OF or ISBEGINc<= a OR b ;END ARCHITECTURE one ;1位全减器：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY f_suber ISPORT ( x,y,sub_in : IN STD_LOGIC ;sub_out ,diffr : OUT STD_LOGIC ) ;END ENTITY f_suber ;ARCHITECTURE fhd1 OF f_suber ISCOMPONENT h_suber ISPORT ( x,y : IN STD_LOGIC ;s_out ,diff : OUT STD_LOGIC ) ;END COMPONENT h_suber ;COMPONENT or ISPORT ( a,b : IN STD_LOGIC ;c : OUT STD_LOGIC ) ;END COMPONENT or ;SIGNAL d,e,f : STD_LOGIC ;BEGINu1 : h_suber PORT MAP ( x=>x, y=>y, diff=>d, s_out=>e ) ;u2 : h_suber PORT MAP ( x=>d, y=>sub_in, diff=>diffr, s_out=>f ) ;u3 : or PORT MAP ( a=>f, b=>e, c=>sub_out ) ;END ARCHITECTURE fhd1 ;（2）8位减法器：f_suber sub_in x ysub_out4f_subersub_in x ysub_out5f_subersub_in x ysub_out6f_subersub_in x ysub_out7sub_out e f gu4u5u6u7LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY 8f_suber ISPORT ( x0,x1,x2,x3,x4,x5,x6,x7 : IN STD_LOGIC ;y0,y1,y2,y3,y4,y5,y6,y7 : IN STD_LOGIC ;sub_in : IN STD_LOGIC ;sub_out : OUT STD_LOGIC ;diffr0,diffr1,diffr2,diffr3 : OUT STD_LOGIC ;diffr4,diffr5,diffr6,diffr7 : OUT STD_LOGIC ) ;END ENTITY 8f_suber ;ARCHITECTURE 8fhd1 OF 8f_suber ISCOMPONENT f_suber ISPORT ( x,y,sub_in : IN STD_LOGIC ;sub_out ,diffr : OUT STD_LOGIC ) ;END COMPONENT f_suber ;SIGNAL a,b,c,d,e,f,g : STD_LOGIC ;BEGINu0 : f_suber PORT MAP ( x=>x0, y=>y0, sub_in=>, sub_out=>a, diff=>diff0 ) ;u1 : f_suber PORT MAP ( x=>x1, y=>y1, sub_in=>a, sub_out=>b, diff=>diff1 ) ;u2 : f_suber PORT MAP (x=>x2, y=>y2, sub_in=>b, sub_out=>c, diff=>diff2 ) ;u3 : f_suber PORT MAP (x=>x3, y=>y3, sub_in=>c, sub_out=>d, diff=>diff3 ) ;u4 : f_suber PORT MAP (x=>x4, y=>y4, sub_in=>d, sub_out=>e, diff=>diff4 ) ;u5 : f_suber PORT MAP (x=>x5, y=>y5, sub_in=>e, sub_out=>f, diff=>diff5 ) ;u6 : f_suber PORT MAP (x=>x6, y=>y6, sub_in=>f, sub_out=>g, diff=>diff6 ) ;u7 : f_suber PORT MAP (x=>x7, y=>y7, sub_in=>g, sub_out=> sub_out, diff=>diff7 ) ;END ARCHITECTURE 8fhd1 ;3-5 程序：或非门逻辑描述：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY nor ISPORT ( d, e : IN STD_LOGIC ;f : OUT STD_LOGIC ) ;END ENTITY nor ;ARCHITECTURE one OF nor ISBEGINf <= NOT ( d OR e ) ;END ARCHITECTURE one ;时序电路描述：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY circuit ISPORT ( CL, CLK0 : IN STD_LOGIC ;OUT1 : OUT STD_LOGIC ) ;END ENTITY circuit ;ARCHITECTURE one OF circuit ISCOMPONENT DFF1 ISPORT ( CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC ) ;END COMPONENT DFF1 ;COMPONENT nor ISPORT ( d, e : IN STD_LOGIC ;f : OUT STD_LOGIC ) ;END COMPONENT nor ;COMPONENT not ISPORT ( g : IN STD_LOGIC ;h : OUT STD_LOGIC ) ;END COMPONENT not ;SIGNAL a, b : STD_LOGIC ;BEGINu0 : nor PORT MAP ( d=>b, e=>CL, f=>a ) ;u1 : DFF1 PORT MAP ( CLK=>CLK0, D=>a, Q=>b ) ;u2 : not PORT MAP ( g=>b, h=>OUT1 ) ;END ARCHITECTURE one ;3-6 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MX3256 ISPORT( INA,INB,INCK,INC: IN STD_LOGIC ;E,OUT1: OUT STD_LOGIC) ;END ENTITY MX3256;ARCHITECTURE one OF MX3256 ISCOMPONENT LK35 ISPORT ( A1,A2,CLK: IN STD_LOGIC ;O1,O2: OUT STD_LOGIC) ;END COMPONENT LK35;BEGIN3-7LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_unsigned.ALL ;ENTITY CNT ISPORT( CLK,EN,RST,opcode: IN STD_LOGIC ;CQ: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ;COUT: OUT STD_LOGIC) ;END ENTITY CNT;ARCHITECTURE behav1 OF CNT ISBEGINPROCESS( RST,EN,CLK,opcode )VARIABLE CQI: STD_LOGIC_VECTOR( 15 DOWNTO 0) ;beginIF RST=‟1‟ THEN CQI:=( OTHERS=>‟0‟) ;ELSIF EN=‟1‟ THENIF CLK‟EVENT AND CLK=‟1‟ THENCASE opcode ISWHEN …0‟ =>CQI:=CQI+1;WHEN …1‟ =>CQI:=CQI-1;WHEN OTHERS =>NULL;END CASE;END IF;END IF;CASE opcode ISWHEN …0‟ => IF CQI=65535 THEN COUT<=‟1‟;ELSE COUT<=‟0‟;END IF;WHEN …1‟ => IF CQI=0 THEN COUT<=‟1‟;ELSE COUT<=‟0‟;END IF;WHEN OTHERS =>NULL;END CASE;CQ<=CQI;END PROCESS;END behav1;3-83-93-103-113-123-133-14程序1：SIGNAL A,EN : STD_LOGIC ;PROCESS ( A, EN )VARIABLE B : STD_LOGIC ;BEGINIF EN = …1‟THEN B := A ;END IF ;END PROCESS ;程序2：ARCHITECTURE one OF sample ISBEGINPROCESS ( )VARIABLE a,b,c : integer range…;BEGINc := a+b ;END PROCESS;END ARCHITECTURE one ;程序3：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY mux21 ISPORT ( a,b : IN STD_LOGIC ;sel : IN STD_LOGIC ;c : OUT STD_LOGIC ) ;END ENTITY mux21 ;ARCHITECTURE one OF mux21 ISBEGINPROCESS ( )BEGINIF sel = …0‟THEN c<=a ;ELSE c<=b ;END IF ;END PROCESS;END ARCHITECTURE one ;第4章Quartus II使用方法习题4-1第5章VHDL状态机习题5-1 例5-4（两个进程）：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MOORE1 ISPORT ( DATAIN : IN STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;CLK,RST : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ;END ENTITY MOORE1 ;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS ( ST0,ST1,ST2,ST3,ST4 ) ;SIGNAL C_ST ,N_ST : ST_TYPE ;BEGINREG : PROCESS ( RST ,CLK )BEGINIF RST=‟1‟THEN C_ST<=ST0; Q<=”0000”;ELSIF CLK ‟EVENT AND CLK=‟1‟THENC_ST<=N_ST ;END IF ;END PROCESS ;COM : PROCESS (C_ST , DATAIN)BEGINCASE C_ST ISWHEN ST0 =>IF DATAIN = “10”THEN N_ST <= ST1 ;ELSE N_ST <= ST0 ;END IF ;Q <=”1001” ;WHEN ST1 =>IF DATAIN = “11”THEN N_ST <= ST2 ;ELSE N_ST <= ST1 ;END IF ;Q <=” 0101” ;WHEN ST2 =>IF DATAIN = “01”THEN N_ST <= ST3 ;ELSE N_ST <= ST0 ;END IF ;Q <=” 1100” ;WHEN ST3 =>IF DATAIN = “00”THEN N_ST <= ST4 ;ELSE N_ST <= ST2 ;END IF ;Q <=” 0010” ;WHEN ST4 =>IF DATAIN = “11”THEN N_ST <= ST0 ;ELSE N_ST <= ST3 ;END IF ;Q <=” 1001” ;WHEN OTHERS => N_ST <= ST0 ;END CASE ;END PROCESS ;END ARCHITECTURE behav ;5-2 例5-5（单进程）：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MEALY1 ISPORT ( CLK, DATAIN ,RESET : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR ( 4 DOWNTO 0 ) ) ;END ENTITY MEALY1 ;ARCHITECTURE behav OF MEALY1 ISTYPE states IS ( st0,st1,st2,st3,st4 ) ;SIGNAL STX : states ;BEGINPROCESS ( CLK, RESET )BEGINIF RESET = …1‟THEN STX<= st0 ;ELSIF CLK‟ EVENT AND CLK = …1‟THENCASE STX ISWHEN st0 =>IF DATAIN = …1‟THEN STX<= st1; Q<=”10000” ;ELSE Q<=”01010” ;END IF ;WHEN st1 =>IF DATAIN = …0‟THEN STX<= st2; Q<=”10111” ;ELSE Q<=” 10100” ;END IF ;WHEN st2 =>IF DATAIN = …1‟THEN STX<= st3; Q<=”10101” ;ELSE Q<=” 10011” ;END IF ;WHEN st3 =>IF DATAIN = …0‟THEN STX<= st4; Q<=”11011” ;ELSE Q<=” 01001” ;END IF ;WHEN st4 =>IF DATAIN = …1‟THEN STX<= st0; Q<=”11101” ;ELSE Q<=” 01101” ;END IF ;WHEN OTHERS => STX<=st0; Q<=”00000” ;END CASE ;END PROCESS ;END ARCHITECTURE behav ;5-3 序列检测器：要求1：要求2：要求3：5-45-5第6章16位CISC CPU设计习题6-16-26-36-46-56-66-76-8第7章VHDL语句习题7-17-27-37-4 因为每条并行赋值语句在结构体中是同时执行的，所以每条并行赋值语句都相当于一条缩写的进程语句，这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中。
VHDL程序练习题(含答案)
VHDL程序填空题(一) 在下面横线上填上合适的VHDL关键词，完成2选1多路选择器的设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;1 MUX21 ISPORT(SEL:IN STD_LOGIC;A,B:IN STD_LOGIC;Q: OUT STD_LOGIC );END MUX21;2 BHV OF MUX21 ISBEGINQ<=A WHEN SEL=’1’ EL SE B;END BHV;(二) 在下面横线上填上合适的语句，完成BCD-7段LED显示译码器的设计。
LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCD_7SEG ISPORT( BCD_LED : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LEDSEG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END BCD_7SEG;ARCHITECTURE BEHAVIOR OF BCD_7SEG ISBEGINPROCESS(BCD_LED)3IF BCD_LED="0000" THEN LEDSEG<="0111111";ELSIF BCD_LED="0001" THEN LEDSEG<="0000110";ELSIF BCD_LED="0010" THEN LEDSEG<= 4 ;ELSIF BCD_LED="0011" THEN LEDSEG<="1001111";ELSIF BCD_LED="0100" THEN LEDSEG<="1100110";ELSIF BCD_LED="0101" THEN LEDSEG<="1101101";ELSIF BCD_LED="0110" THEN LEDSEG<="1111101";ELSIF BCD_LED="0111" THEN LEDSEG<="0000111";ELSIF BCD_LED="1000" THEN LEDSEG<="1111111";ELSIF BCD_LED="1001" THENLEDSEG<="1101111";ELSE LEDSEG<= 5 ;END IF;END PROCESS;END BEHAVIOR;(三) 在下面横线上填上合适的语句，完成数据选择器的设计。
EDA技术与VHDL(第二版)清华大学出版社--第五章部分习题答案
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY12 ISPORT ( CLK ,DA TAIN,RESET : IN STD_LOGIC;Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY12;ARCHITECTURE behav OF MEALY12 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;BEGINCOMREG : PROCESS(CLK,RESET) BEGIN--决定转换状态的进程IF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX ISWHEN st0 => IF DA TAIN = '1' THEN STX <= st1;Q <= "10000" ;else Q<="01010" ;END IF;WHEN st1 => IF DA TAIN = '0' THEN STX <= st2;Q <= "10111" ;else Q<="10100" ; END IF;WHEN st2 => IF DA TAIN = '1' THEN STX <= st3; Q <= "10101" ;else Q<="10011" ;END IF;WHEN st3=> IF DA TAIN = '0' THEN STX <= st4; Q <= "11011" ;else Q<="01001" ;END IF;WHEN st4=> IF DA TAIN = '1' THEN STX <= st0; Q <= "11101" ;else Q<="01101" ;END IF;WHEN OTHERS => STX <= st0; Q<="00000" ;END CASE ;END IF;END PROCESS COMREG ;END behav;（例5-5，双进程时序图）（单进程时序图）要求一：表达的是moore型状态机，特点是输出仅为当前状态的函数。
EDA技术使用教程课后答案第4章
【例4-8】 】 ... IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; ...
的电路图（ 综合） 图4-6 例4-8的电路图（Synplify综合） 的电路图 综合
图4-2 mux21a结构体 结构体
KX
康芯科技
4.1 多路选择器的 多路选择器的VHDL描述 描述
4.1.1 2选1多路选择器的 选 多路选择器的 多路选择器的VHDL描述 描述
【例4-1】 】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE END ARCHITECTURE one ;
KX
康芯科技
4.2 寄存器描述及其 寄存器描述及其VHDL语言现象 语言现象
4.2.2 VHDL描述的语言现象说明 描述的语言现象说明 2. 设计库和标准程序包
LIBRARY LIBRARY WORK ; STD ;
图4-4 D触发器
USE STD.STANDARD.ALL ; 使用库和程序包的一般定义表式是： 使用库和程序包的一般定义表式是： LIBRARY USE <设计库名>; 设计库名>
< 设计库名>.<程序包名>.ALL ; 设计库名> 程序包名>
EDA技术与VHDL程序开发基础教程_教学资料_第一章
1.8.1填空1.EDA的英文全称是Electronic Design Automation2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有VHDL、Verilog7.逻辑综合后生成的网表文件为EDIF8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件9.时序仿真较功能仿真多考虑了器件的物理模型参数10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum11．2000年推出的Pentium4微处理器芯片的集成度达（4200 ）万只晶体管。
12．在EDA发展的（CAD ）阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。
13．在EDA发展的（CAE ）阶段，人们可以将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将很多单点工具集成在一起使用。
14．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
15．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
16．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
17．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
18．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD芯片中，完成硬件设计和验证。
19．MAX+PLUS的文本文件类型是（后缀名）.VHD 。
20．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
EDA技术(VHDL)试卷及答案
一、单项选择题（30分） 1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 1’0’1’图为某一状态机对应的状态图，试用VHDL 语言描述这一状态机。
（18分）S0S1S3S21/10011/11110/11000/0000其它/0000其它/1111其它/1100其它/1001参考程序如下： LIBRARY IEEE; USE FSM2 ISPORT ( clk,reset,in1 : IN STD_LOGIC;out1 : OUT STD_LOGIC_VECTOR(3 downto 0)); END;ARCHITECTURE bhv OF FSM2 ISTYPE state_type IS (s0, s1, s2, s3);SIGNALcurrent_ state,next_state: state_type; BEGINP1:PROCESS(clk,reset) BEGINIF reset = ‘1’ THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THENcurrent_state <=next_state; END IF;END PROCESS;P2:PROCESS(current_state) BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN next_state<=s1; ELSE next_state<=s0; END IF;WHEN s1 => IF in1='0'THEN next_state<=S2;ELSE next_state<=s1; END IF;WHEN s2 => IF in1='1'THEN next_state<=S3;ELSE next_state<=s2; END IF;WHEN s3 => IF in1='0'THEN next_state<=S0;ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN out1<=“1001”; ELSE out1<="0000"; END IF; WHEN s1 => IF in1='0'THEN out1<="1100"; ELSE out1<="1001"; END IF; WHEN s2 => IF in1='1'THEN out1<="1111"; ELSE out1<="1001"; END IF; WHEN s3 => IF in1='1'THEN out1<="0000"; ELSE out1<="1111"; END IF; end case; END PROCESS; end bhv;。
《VHDL语言与EDA技术》课程试卷答案
《VHDL语言与EDA技术》课程试卷（1）答案一、分析下列代码。
1、试分析，该代码描述的是什么功能电路？答：模8计数器2、试分析，该代码描述的是什么功能电路？答：四位二进制码输入，LED七段码显示电路若不写第24行代码，是否可以？说明理由。
答：不可以，否则输入0000-1001以外的数据时就无法继续执行代码。
3、试分析，在该代码中，第8行“f<=temp1 XOR temp2;”写在第九行“temp1<=a AND b; ”和第十行“temp2<=c OR d;”前面，这种书写顺序对功能的实现有没有影响？答：没有该代码中有一个错误，在第4行，此行语句应改为END exam;4、试分析，该代码描述的是什么功能电路？答：通用译码器第4句中的端口ena 是使能信号输入端，在此代码描述的电路中，ena为0还是为1时电路能有效完成期望功能？答：1此代码描述中，第11句和第12句中，x'high 代表的值是多少？答：7二、填空，补全下列代码。
1、output: OUT std_logic_vector( 7 downto 0) );(OTHERS=>' Z');2、q:OUT STD_LOGIC_VECTOR (1 DOWNTO 0));SIGNAL q_tmp: STD_LOGIC_VECTOR(1 DOWNTO 0);process( clk)IF(clk'event and clk=' 1 ')thenq_tmp <= ( others =>'0');end if;end process ;end rtl;三、设计程序，完成下列功能1、LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY fulladder ISPORT (a, b, cin: IN BIT;s, cout: OUT BIT);END fulladder;ARCHITECTURE rtl OF fulladder ISBEGINs<=a XOR b XOR cin;cout<=(a AND B) OR (a AND cin) OR (b AND cin);END rtl;2、LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY dff1 ISPORT(d, clk, rst: IN STD_LOGIC;q: OUT STD_LOGIC);END dff1;ARCHITECTURE behavior OF dff1 ISBEGINPROCESS (rst, clk)BEGINIF (rst='1') THENq<='0';ELSIF ( clk'EVENT AND clk='1' ) THENq<=d;END IF;END PROCESS;END behavior;四、简答题1、进程（process）内部的语句是一种顺序描述语句，其内部经常包括if,wait,case或loop语句。
《EDA技术与Verilog HDL》清华第2版习题1
1-3 什么是综合？有哪些类型？综合在电子设计自动化中的地位是什么？ 答：综合（Synthesis），就其字面含义应该是：把抽象的实体结合成单个或 统一的实体。 在电子设计领域，综合的概念可以表述为：将用行为和功能层次表达的 电子系统转换为低层次的、便于具体实现的模块组合装配的过程。 （1）从自然语言转换到Verilog语言算法表述，即自然语言综合。 （2）从算法表述转换到寄存器传输级（Register Transport Level，RTL）表 述，即从行为域到结构域的综合，也称行为综合。 （3）从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合。 （4）从逻辑门表述转换到版图级表述（如ASIC设计），或转换到FPGA的 配置网表文件，可称为版图综合或结构综合。 综合器就是能够将一种设计表述形式自动向另一种设计表述形式转换的 计算机程序，或协助进行手工转换的程序。它可以将高层次的表述转化为低 层次的表述，可以将行为域转化为结构域，可以将高一级抽象的电路描述 （如算法级）转化为低一级的电路描述（如门级），并可以用某种特定的 “技术”（如CMOS）实现。
1-11 解释编程与配置这两个概念。 答：基于电可擦除存储单元的EEPROM或Flash技术。CPLD一般使用 此技术进行编程（Progam）。CPLD被编程后改变了电可擦除存储单 元中的信息，掉电后可保持。 Altera的FPGA器件有两类配置下载方式：主动配置方式和被动配 置方式。主动配置方式由FPGA器件引导配置操作过程，它控制着外 部存储器和初始化过程，而被动配置方式则由外部计算机或控制器 控制配置过程。 对于SRAM型FPGA，在实用中必须利用专用配置器件来存储编程信 息，以便在上电后，该器件能对FPGA自动编程配置。 EPC器件中的EPC2型号的器件是采用Flash存储工艺制作的具有可 多次编程特性的配置器件。
eda技术与vhdl第四版课后答案
eda技术与vhdl第四版课后答案【篇一：《eda技术实用教程(第五版)》习题答案(第1~10章)--潘】ss=txt>1 习题1-1 eda技术与asic设计和fpga开发有什么关系？fpga在asic设计中有什么用途？p3~4eda技术与asic设计和fpga开发有什么关系？答：利用eda技术进行电子系统设计的最后目标是完成专用集成电路asic的设计和实现；fpga和cpld是实现这一途径的主流器件。
fpga和cpld的应用是eda技术有机融合软硬件电子设计技术、soc（片上系统）和asic设计，以及对自动设计与自动实现最典型的诠释。
fpga在asic设计中有什么用途？答：fpga和cpld通常也被称为可编程专用ic，或可编程asic。
fpga实现asic设计的现场可编程器件。
1-2 与软件描述语言相比，vhdl有什么特点? p4~6答：编译器将软件程序翻译成基于某种特定cpu的机器代码，这种代码仅限于这种cpu而不能移植，并且机器代码不代表硬件结构，更不能改变cpu的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将vhdl程序转化的目标是底层的电路结构网表文件，这种满足vhdl设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将vhdl(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? p6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到vhdl语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(registertransport level，rtl)，即从行为域到结构域的综合，即行为综合。
《VHDL应用教程》课后习题参考答案
第1章绪论1.1电子设计自动化1.2EDA技术，是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
1.31、用软件的方式设计硬件。
2、用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的。
3、设计过程中可用有关软件进行各种仿真。
4、系统可现场编程，在线升级。
5、整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
因此，EDA技术是现代电子设计的发展趋势。
1.4可编程逻辑器件（Programmable Logic Device，PLD）是一种由用户编程以实现某种逻辑功能的新型逻辑器件。
FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称。
1.51、自顶向下设计方法是一种模块化设计方法。
它对设计的描述从上到下，逐步由粗略到详细，符合常规的逻辑思维习惯。
由于高层设计与器件无关，设计易于在各种集成电路工艺或可编程器件之间移植。
2、适合多个设计者同时进行设计。
随着技术的不断进步，许多设计由一个设计者已无法完成，而必须经过多个设计者分工协作来完成。
在这种情况下，应用自顶向下的设计方法便于多个设计者同时进行设计，对设计任务进行合理分配，并用系统工程的方法对设计进行管理。
第2章可编程逻辑器件2.1按结构的复杂程度分类、按互连结构分类、按可编程特性分类、按可编程器件的编程元件分类2.2主动串行配置式、主动并行配置模式、外设配置模式、从动串行配置模式、菊花链配置模式2.31、编程单元。
查找表型FPGA的编程单元为SRAM结构，可以无限次编程，但它属于易失性元件，掉电后芯片内的信息会丢失；而CPLD则采用EEPROM编程单元，不仅可无限次编程，且掉电后片内的信息不会丢失。
275713101 EDA及VHDL设计答案及评分参考
275713101 EDA及VHDL设计复习题参考参考答案一．单项选择题（每小题 1 分，共 20 分）1.A2.D3.C4.B5.D6.A7.A8.B9.D 10.A 11.A 12.C 13.C 14.B 15.B 16.A 17.D 18.D 19.B 20.A 21.A 22.B 23.C 24.C 25.B 26.B 27.A 28.C 29.B 30.B 31.D 32.B 33.A 34.C 35.A 36.B 37.A 38.A 39.B 40.B 41.B 42.C 43.C 44.B 45.C 46.C 47.A 48.B 49.C 50.A 51.B 52.B 53.B 54.D 55.C 56.C 57.A 58.A 59.C 60.B 61.C 62.C 63.C 64.D 65.A 66.D 67.D 68.C 69.B 70.C 71.C 72.D 73.D 74.B 75.B 76.D 77.C 78.D 79.C 80.A 81.D 82.C 83.D 84.D 85.A 86.A 87.D 88.B 89.B 90.B 91.A 92.C 93.A 94.D 95.B 96.B 97.C 98.A 99.B 100.B 101.D 102.B 103.D 104.C 105.A 106.B 107.C 108.A 109.B 110.C 111.C 112.C 113.A 114.B 115.B 116.A 117.B 118.B 119.D 120.B 121.C 122.A 123.D 124.C 125.B 126.C 127.C 128.D 129.C 130.A 131.A 132.B 133.B 134.D 135.A 136.C 137.A 138.C 139.D 140.B 141.D 142.D 143.D 144.A 145.D 146.D 147.C 148.C 149.A 150.A 151.C 152.A 153.C 154.B 155.D 156.C 157.B 158.B 159.A 160.B 二．判断题（每小题 1 分, 共 10 分）1.√2.×3.√4.×5.×6.√7.×8.×9.√ 10.×11.√ 12.× 13.√ 14.× 15.× 16.√ 17.× 18.√ 19.√ 20.×21.√ 22.× 23.√ 24.× 25.× 26.√ 27.× 28.× 29.√ 30.×31.√ 32.× 33.√ 34.× 35.× 36.√ 37.× 38.× 39.√ 40.×41.√ 42.× 43.√ 44.× 45.√ 46.√ 47.× 48.× 49.√ 50.×51.√ 52.× 53.√ 54.× 55.× 56.√ 57.× 58.× 59.√ 60.×61.√ 62.× 63.√ 64.× 65.× 66.√ 67.× 68.× 69.√ 70.×71.√ 72.× 73.√ 74.× 75.× 76.√ 77.× 78.× 79.√ 80.×三．填空（每小题1 分, 共 10 分）1．曲线方式 2．菜单 3．无源滤波器 4．受控开关5．线性扫描 6．瞬态分析 7．解调 8．层次性9．频率调制 10．波特图仪 11．正弦 12．开路13．分析窗口 14．无源器件 15．最坏情况分析 16．fs≥2f H17．低输出阻抗 18．箭头键 19．零 20．差分编、译码器21.无源器件 22.压控振荡器 23.起始时间 24.开路25.最大变化率 26.采样间隔 27.分析窗口 28.信宿29.温度扫描 30.B=f H−f L 31.噪声分析 32.正弦波33.白噪声 34.高电压增益 35.阻值 36.大小37.解调 38.蒙特卡罗分析 39.可调节 40.功率谱41.电压控制电压源 42.数字电路 43.模/数转换单元 44.特性阻抗45.极性 46.正电源 47.数学表达式 48.电容49.阻值 50.大小 51.结束行 52. PNP型53.谐振特性 54.汉明码 55.无穷大 56.方波57.模拟电路 58.直流电阻 59.运算放大器 60. N沟道61.直流 62. PMOS 63.二进制差分编/译码 64.正弦/周期性信号源库65.上拉电阻 66.可调节 67.基频 68. NPN型69.直流电阻 70.抽样定理 71.SystemView 72.P沟道73.理想状态 74.内部调制失真 75.高输入阻抗 76.直流工作点77.极-零点 78.抽样定理 79.系统窗口80.差分编、译码器四．简答题（每小题 5 分, 共 20 分）1. (1)验证电路方案设计的正确性 (1分)(2)电路特性的优化设计 (2分)(3)实现电路特性的模拟测试 (2分)2. 标题行、注释行、元件行、命令行、结束行（每个1分）3．利用反向击穿电流在较大范围内变化，而反向击穿电压基本不变的特性来实现稳压功能。
《EDA技术与VHDL基础》课后习题答案
《EDA技术与VHDL基础》课后习题答案第一章EDA技术概述一、填空题1、电子设计自动化2、非常高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入5、VHDL、Verilog HDL6、硬件特性二、选择题1、A2、C3、A4、D5、C6、D7、A第二章可编程逻辑器件基础一、填空题1、PLD2、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的FPGA4、配置芯片二、选择题1、D2、C3、C4、D第三章VHDL程序初步——程序结构一、填空题1、结构、行为、功能、接口2、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说明部分4、结构体说明语句、功能语句5、端口的大小、实体中子元件的数目、实体的定时特性6、设计库7、元件、函数8、进程PROCESS、过程PROCEDURE9、顺序语句、并行语句二、选择题1、D2、C3、C4、B5、D6、B7、A8、C三、简答题2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand_3in ISPORT(a,b,c:IN STD_LOGIC;y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF nand_3in ISBEGINy<=NOT(a AND b AND c);END bhv;5、00006、11110111（247）第四章VHDL基础一、填空题1、顺序语句、并行语句2、跳出本次循环3、等待、信号发生变化时4、函数、过程5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性6、程序调试、时序仿真7、子程序、子程序二、选择题1、B2、A3、A4、C5、B6、C7、D三、判断题1、√2、√3、√4、√5、×6、×四、简答题9、修改正确如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count ISPORT(clk:IN BIT;q:OUT BIT_VECTOR(7 DOWNTO 0)); END count;ARCHITECTURE a OF count ISBEGINPROCESS(clk)IF clk'EVENT AND clk='1' THENq<=q+1;END PROCESS;END a;10、修改正确如下所示：…SIGNAL invalue:IN INTEGER RANGE 0 TO 15; SIGNAL outvalue:OUT STD_LOGIC;…CASE invalue ISWHEN 0=>outvalue<='1';WHEN 1=>outvalue<='0';WHEN OTHERS=>NULL;END CASE;…11、修改正确如下所示：ARCHITECTURE bhv OF com1 ISBEGINSIGNAL a,b,c:STD_LOGIC;pro1:PROCESS（clk）BEGINIF NOT (clk'EVENT AND clk='1') THENx<=a XOR b OR c;END IF;END PROCESS;END;12、(1) PROCESS(…) --本题中两条IF语句均为信号c进行可能赋值，VHDL语言不允许IF a=b THENc<=d;END IF;IF a=4 THENc<=d+1;END IF;END PROCESS;(2)ARCHITECTURE behave OF mux IS --同时为q进行多次可能赋值，VHDL语言不允许BEGINq<=i0 WHEN a='0' AND b='0' ELSE '0'; --WHEN ELSE语句语法错误q<=i1 WHEN a='0' AND b='1' ELSE '0';q<=i2 WHEN a='1' AND b='0' ELSE '0';q<=i3 WHEN a='1' AND b='1' ELSE '0';END behave;13、next1<=1101 WHEN (a='0' AND b='0') ELSEd WHEN a='0' ELSEc WHEN b='1' ELSE1011;15、（1）、STD_LOGIC_UNSIGNED（2）、GENERIC（3）、IN（4）、width-1（7）（5）、counter_n（6）、“00000000”（7）、clk’EVENT AND clk=’1’（8）、ELSIF（9）、END IF（10）、q<= count16、修改正确如下所示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT ( clk: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (clk)BEGINIF RISING_EDGE(clk) begin –begin修改为THENIF q1 < 9 THEN --q1为STD_LOGIC数据类型，而9为整型不可直接比较q1 <= q1 + 1; -- q1为STD_LOGIC数据类型，而1为整型不可直接相加ELSEq1 <= (OTHERS => '0');END IF;END IF;END PROCESS;q <= q1;END bhv;17、使用IF语句实现LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 ISPORT(ain,bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0);cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END;ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(ain,bin,sel)BEGINIF (sel="00") THEN cout_tmp<=ain OR bin;ELSIF (sel="01") THEN cout_tmp<=ain XOR bin;ELSIF (sel="10") THEN cout_tmp<=ain AND bin;ELSE cout_tmp<=ain NOR bin;END IF;END PROCESS;cout<=cout_tmp;END bhv;第五章QuartusⅡ集成开发软件初步一、填空题1、实体名2、FPGA、CPLD3、.vhd4、输入、综合、适配、仿真、下载5、RTL Viewer、Technology Map Viewer6、功能、参数含义、使用方法、硬件描述语言、模块参数设置7、mif、hex8、根目录二、选择题1、C2、D第七章有限状态机设计一、设计题1、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC;in_a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);out_a:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用枚举类型定义状态，简单直观SIGNAL current_state,next_state:state; --定义存储现态和次态的信号BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,in_a) --次态产生进程BEGINCASE current_state ISWHEN s0=>IF in_a/=”00” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=>IF in_a=/'”01” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=>IF in_a=”11” THEN next_state<=s0ELSE next_state<=s3;END IF;WHEN s3=>IF in_a/='11' THEN next_state<=s0;ELSE next_state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;p3:PROCESS(current_state)BEGINCASE current_state ISWHEN s0=>out_a<='”0101”;WHEN s1=>out_a<=”1000”;WHEN s2=>out_a<=”1100”;WHEN s3=>out_a<=”1101”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(2 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用枚举类型定义状态，简单直观SIGNAL current_state,next_state:state;BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,ina)BEGINCASE current_state ISWHEN s0=> IF ina =”101” THEN outa<=”0010”;ELSIF ina=”111” THEN outa <=”1100”;END IF;IF ina =”000” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=> outa<=”1001”;IF ina =”110” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=> outa<=”1111”;IF ina =”011” THEN next_stat e<=s1;ELSIF ina =”100” THEN next_state<=s2;ELSE next_state<=s3;END IF;WHEN s3=> IF ina =”101” THEN outa<=”1101”;ELSIF ina=”011” THEN outa <=”1100”;END IF;IF ina =”010” THEN next_state<=s0;ELSE next_state<=s1;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;3、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(1 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用枚举类型定义状态，简单直观SIGNAL state:istate;BEGINp1:PROCESS(clk)BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN state<=s0;result<='0';ELSECASE state ISWHEN s0=>outa<=”0000”;IF ina=”00” THEN state<=s1;ELSE state<=s0;END IF;WHEN s1=> outa <=”0001”;IF ina=”01” THEN state<=s2;ELSE state<=s1;END IF;WHEN s2=> outa <=”1100”;IF ina=”11” THEN state<=s3;ELSE state<=s0;END IF;WHEN s3=> outa <=”1111”;IF ina=”00” THEN state<=s0;ELSE state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END IF;END IF;END PROCESS;END;第九章VHDL基本逻辑电路设计一、填空题1、输入信号、所处状态2、组合逻辑、时序逻辑3、触发器、14、D触发器、RS触发器、JK触发器、T触发器二、选择题1、A2、C。
《EDA技术与VHDL》 选择题
一、VHDL基本结构1. 一个项目的输入输出端口是定义在A. 实体中B. 结构体中C. 任何位置D. 进程中2. 描述项目逻辑功能的是A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A. 结构体B. 进程C. 实体D. 配置4.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A.IEEE库B.VITAL库C.STD库D.WORK工作库5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是A．器件外部特性；B．器件的内部功能；C．器件的综合约束；D．器件外部特性与内部功能。
6. 在VHDL中，库可以包含一个或多个A. 程序包B. 结构体C. 输入D. 输出7. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为A．设计输入 B. 设计输出 C. 设计实体 D. 设计结构8. Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：A. Q：IN BIT；B. Q：OUT BIT；C. Q：INOUT BIT；D. Q：BUFFER BIT；9.VHDL语言程序结构的特点是把一个设计实体分成A.外部和内部B.实体和实体说明C.结构体和结构体说明D.图形部分和文本部分10. VHDL设计文件的实体说明部分描述的是A.电路系统的内部结构B.电路系统的逻辑功能C.电路系统的主要参数D.电路系统的外部端口11.VHDL语言程序结构中必不可少的部分是：A.库B.程序包C.配置D.实体和结构体12. 下列选项中，哪些项在VHDL程序设计文件中属于可选部分A.库和实体B.实体和结构体C.结构体和配置D. 库、程序包和配置13. 关于VHDL中实体说明的格式，以下叙述不正确的是A.实体说明以“ENTITY 实体名 IS”开头，以“END 实体名”结束B.实体说明中包含类属表和端口说明两部分C.端口说明中只需要规定端口的模式即可D.实体名一定要与设计文件同名14. 在VHDL的实体说明中，端口名表的作用是A.列出所有输入端口的名称B.列出所有输出端口的名称C.说明实体输入、输出端口的信号类型及端口模式D.只定义输入、输出端口的数目15. 在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在中。
EDA技术与应用课后习题答案（2）
EDA技术与应用课后习题答案（2）EDA技术与应用课后习题答案大全END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; --输入选择信号CLK0:IN STD_LOGIC; --输入信号OUT1:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器的VHDL描述。
要求：(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in 是借位输入。
(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr) 4-5.答案底层文件1：or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底层文件2：h_subber.VHD实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out::OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0';s_out<='0';WHEN "01" => diff<='1';s_out<='1';WHEN "10" => diff<='1';s_out<='0';WHEN "11" => diff<='0';s_out<='0';WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件：f_subber.VHD实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber IS COMPONENT h_subberdiff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。
EDA技术与VHDL程序设计基础教程习题答案
EDA技术与VHDL程序设计基础教程习题答案EDA技术与VHDL程序设计基础教程习题答案第1章EDA1.8.1填空1.EDA的英文全称是ElectronicDesignAutomation2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段3.EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向4.目前比较流行的主流厂家的EDA软件有QuartusII、ISE、ModelSim、ispLEVER5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有VHDL、Verilog7.逻辑综合后生成的网表文件为EDIF8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件9.时序仿真较功能仿真多考虑了器件的物理模型参数10.常用的第三方EDA工具软件有Synplify/SynplifyPro、LeonardoSpectrum1.8.2选择1.EDA技术发展历程的正确描述为（A）ACAD->CAE->EDABEDA->CAD->CAECEDA->CAE->CADDCAE->CAD->EDA2.Altera的第四代EDA集成开发环境为（C）AModelsimBMUX+PlusIICQuartusIIDISE3.下列EDA工具中，支持状态图输入方式的是（B）AQuartusIIBISECispDesignEXPERTDSyplifyPro4.下列几种仿真中考虑了物理模型参数的仿真是（A）A时序仿真B功能仿真C行为仿真5.下列描述EDA工程设计流程正确的是（C）A输入->综合->布线->下载->仿真B布线->仿真->下载->输入->综合C输入->综合->布线->仿真->下载D输入->仿真->综合->布线->下载6.下列编程语言中不属于硬件描述语言的是（D）AVHDLBVerilogCABELDPHP1.8.3问答1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？答：EDA（ElectronicDesignAutomation）工程是现代电子信息工程领域中一门发展迅速的新技术。
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2.Altera的第四代EDA集成开发环境为（C）
A Modelsim
B MUX+Plus II
C Quartus II
D ISE
3.下列EDA工具中，支持状态图输入方式的是（B）
A Quartus II
B ISE
C ispDesignEXPERT
D Syplify Pro
D Cyclone
7.下列配置方式不属于FPGA配置模式的是（D）
A主动串行配置模式
B被动串行配置模式
C主动并行配置模式
D被动从属配置模式
8.下列因素中通常不属于CPLD/FPGA选型条件的是（D）
A逻辑资源
B功耗和封装
C价格和速度
D产地
2.8.3
1.结合本章学习的知识，简述CPLD的基本结构？
答：虽然CPLD种类繁多、特点各异，共同之处总结起来可以概括为三个部分：
配置与绕线（Place and Routing）
绕线后的电路功能验证（Post Layout Verification）
8.为什么要进行硬件电路的后仿真验证和测试？
答：后仿真考虑了实际器件的模型参数，能够更好的模拟实际电路工作状态。测试是检验设计合格的最直接的方式。
第2章EDA习题答案
2.8.1
1.可编程逻辑器件的英文全称是Programmable Logic Device
4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER
5.常用的设计输入方式有原理图输入、文本输入、状态机输入
6.常用的硬件描述语言有VHDL、Verilog
7.逻辑综合后生成的网表文件为EDIF
8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件
7.详细描述EDA设计的整个流程？
答：
系统规格制定（Define Specification）
设计描述（Design Description）
功能验证（Function Verification）
逻辑电路合成（Logic synthesis）
逻辑门层次的电路功能验证（Gate-Level Netlist Verification）
●可编程逻辑阵列块；
●输入/输出块；
●互联资源；
其中，可编程逻辑阵列块类似于一个低密度的PAL/GAL，包括乘积项的与阵列、乘积项分配和逻辑宏单元等。乘积项与阵列定义了每个宏单元乘积项的数量和每个逻辑块乘积项的最大容量，能有效的实现各种逻辑功能。
2.结合本章学习的知识，简述FPGA的基本结构？
答：基于SRAM编程的FPGA以Xilinx的逻辑单元阵列（LCA，Logic Cell Array）为例，基本结构如图2-20所示。
4.下列几种仿真中考虑了物理模型参数的仿真是（A）
A时序仿真
B功能仿真
C行为仿真
D逻辑仿真
5.下列描述EDA工程设计流程正确的是（C）
A输入->综合->布线->下载->仿真
B布线->仿真->下载->输入->综合
C输入->综合-&g仿真->综合->布线->下载
6.下列编程语言中不属于硬件描述语言的是（D）
3.7.2
1、一个实体可以拥有一个或多个（C、D）
A.设计实体
B.结构体
C.输入
D.输出
2、在VHDL中用（D）来把特定的结构体关联到一个确定的实体。
A.输入
B.输出
C.综合
D.配置
3、在下列标识符中，（C）是VHDL合法的标识符
A. 4h_add
B. h_adde_
C. h_adder
D._h_adde
●器件内部可编程连线和逻辑定义通过大量的传输门开关实现，从而导致电阻变大，传递信号的速度收到影响，限制工作频率；
4.简述MAX7000器件的结构及特点？
答：
5.简述ispLSI2000器件的结构及特点？
答：
6.简述FLEX10K器件的结构及特点？
答：
7.简述XC4000器件的结构及特点？
答：
8.阐述FPGA配置几种方式？
答：
●主动串行配置模式（AS）；
●被动串行配置模式（PS）；
●主动并行配置模式（AP）；
●被动并行同步配置模式（PPS）；
●被动并行异步配置模式（PPA）；
●被动串行异步配置模式（PSA）；
●菊花链配置模式；
●JTAG配置模式；
9.如何选用CPLD和FPGA？
答：
CPLD/FPGA的选择主要根据项目本身的需要，对于规模不大且产量不高的应用，通常使用CPLD比较好。对与大规模的逻辑设计、AIC设计或单片系统的设计，则多采用FPGA。从逻辑规模上讲FPGA覆盖了逻辑门书5000～2000000门的大中规模。目前，FPGA的主要应用有三个方面：
●直接使用与电路系统；
●硬拷贝；
●逻辑验证；
由上可知，FPGA和CPLD的选择需要根据具体系统的性能、成本、安全等需求进行折中，制定一个性价比高的方案具有非常重要的意义。
10.MAX7000S器件的I/O控制块共有几种工作方式？
答：
I/O控制块允许每个I/O引脚单独地配置成输入/输出和双向工作方式。
5.简述ASIC设计和CPLD/FPGA设计的区别？
答：专用集成电路(ASIC)采用硬接线的固定模式，而现场可编程门阵列(FPGA)则采用可配置芯片的方法，二者差别迥异。可编程器件是目前的新生力量，混合技术也将在未来发挥作用。
6.阐述行为仿真、功能仿真和时序仿真的区别？
答：行为仿真只考虑逻辑功能。功能仿真仅仅完成了对VHDL所描述电路的逻辑功能进行测试模拟，以观察其实现的功能是否满足设计需求，因而仿真过程并不涉及任何具体器件的硬件特性。时序仿真则是比较接近真实器件运行的仿真，在仿真过程中已经对器件的物理模型参数做了恰当的考虑，所以仿真精度要高得多。
A通用逻辑块（GLB）
B全局布线区（GRP）
C输出布线区（ORP）
D逻辑阵列块（LAB）
5.下列FPGA中不属于Xilinx公司产品的是（D）
A XC4000
B Virtex
C Spartan
D Cyclong
6.下列FPGA中不属于Alter公司产品的是（B）
A FLEX 10K
B Virtex
C Stratix
4.VHDL结构体由结构体说明语句、功能描述语句组成。
5.VHDL标识符有短标识符、扩展标识符两种。
6.VHDL中的对象是指常量、变量、信号、文件。
7.VHDL中数据类型转换可以采用类型标记法、函数转换法、常数转换法。
8.VHDL定义的基本数据类型包括整数、实数、位、位矢量、布尔、字符、字符串、自然数、时间、错误类型十种。
3.什么是SOC？什么是SOPC？
答：SOC（System on Chip，片上系统）
SOPC（SystemonaProgrammableChip，片上可编程系统)
4.对目标器件为CPLD/FPGA的VHDL设计，主要有几个步骤？每步的作用和结果分别是什么？
答：一个完整的EDA工程通常要涉及到系统建模、逻辑综合、故障测试、功能仿真、时序分析、形式验证等内容。而对于设计工程师而言，系统建模中的器件模型有生产厂商给出，工程师只需要完成系统设计、逻辑综合、布局布线、仿真验证和下载测试几个步骤。
6.快速通道/互联通道包括行互连、列互联、逻辑阵列块、逻辑单元
7.常用的的FPGA配置方式为主动串行、主动并行、菊花链
8.实际项目中，实现FPGA的配置常常需要附加一片EPROM
9.球状封装的英文缩写为BGA
10.CPLD/FPGA选型时主要考虑的因素有器件逻辑资源、芯片速度、功耗、封装
2.8.2
1.在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是（D）
C. clk = ‘0’
D. clk’event and clk = ‘0’
7、在VHDL的并行语句之间中，只能用（C）来传送信息
●可以反复编程，对于一般规模的器件，上电几十毫秒就可以完成配置数据的加载；
●开发设计不需要专门的编程器；
●与CMOS工艺的存储器兼容，价格较低；
FPGA器件的缺点：
●由于器件掉电后SRAM容易丢失配置数据，因而常常在FPGA外部添加一个制度春初期PROM或EPROM来保存这些配置数据，从而给配置数据的保密带来了困难；
图2-20 FPGA的基本机构
反熔丝技术FPGA器件的逻辑结构采用基于多路选择器的基本逻辑单元，配置数据放在反熔丝开关矩阵中，通过编程使部分反熔丝介质击穿，导通开关从而实现器件的编程。如图2-21所示
图2-21反熔丝技术的FPGA结构
3.基于SRAM编程的FPGA有哪些特征？优缺点？
答：
FPGA器件的优点：
9.时序仿真较功能仿真多考虑了器件的物理模型参数
10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum
1.8.2
1.EDA技术发展历程的正确描述为（A）
A CAD->CAE->EDA
B EDA->CAD->CAE
C EDA->CAE->CAD
9.VHDL有逻辑运算符、关系运算符、算术运算符、并置运算四类操作符。
10.VHDL有行为级、门级、数据流、混合型四种描述风格。
11.VHDL的顺序语句只能出现在进程（PROCESS）、过程（PROCEDURE）和函数（FUNCTION）中，是按照书写顺序自上而下，一条一条执行。
12.VHDL的进程（process）语句是由顺序语句组成的，但其本身却是并行执行的。