Encounter 快速入门教程
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
回车
3. 菜单简介
File ：各种数据文件保存、导入 Edit ：各种数据属性编辑修改 Floorplan：布局设置 Power：配置电源/地 Place：放置标准单元 Route：布线器 Option：配置Encounter各项属性
4.Import Design
File – Import Design
Core Margins也是有两种方式 ◆ Core to Die Boundary ◆ Core to IO Boundary Core边界一般都是需要的，用来 放置Power Ring，与其他模块的隔 离区
5.2 Specify—Floorplan： Advanced
设置标准单元阵列排布方式
A. 选择Site； B. 改变Rows设置 C. 改变Rows spacing D. 改变Row height E. 改变底部IO的排列方向
Ecounter 快速入门教程
By：jfchen
1. 数据准备
必要数据： A. 综合后Verilog网表，通常以.v结尾； B. 标准单元LEF库文件；
可选数据： A. IO/Pin位置配置文件； B. MMMC等。。。
Encounter标准流程
极简流程
Design Import
Create Floorplan
6. 设置IO的位置
启动Pin Editor：Edit—Pin Editor
1 选择要设置 的Pin
2. 设定放置边界，层次
3. 设置起始位置、间距
6.2 导出IO配置文件
—I/O File 保存为.io文件，方便下次导入使用，或 者添加在Import Design中IO设置中
Note: Encounter的每一步操作都可以保存到一 个记录文件中，如果要恢复只需load这 个文件就可以：
5. Floorplan规划
设置Die的面积、长宽、利用率等 建立一个初始化的Floorplan
5.1 Specify Floorplan：Basic
Size：指定大小 Die/IO/Core Coordinates： 通过Die/IO/Core Coordinate来指定 大小。 有两种方式来设定die的大小： ◆ Core size by Aspect Ratio ◆ Core Size by Width and Height
Place之后（无 Stripe和Top/Bottom Ring）
8.2 Route
Special Route： 连接Cell、block、Pad的电源和地到全局电源地。
Trial Route： 快速的布线，提取参数用于时序分析；
用于分析布线阻塞情况；
不完全布线，DRC&LVS不一定会通过； NanoRoute：
7.2 Add Rቤተ መጻሕፍቲ ባይዱng： Advanced
选择Die的哪一边需要添加Ring
最后OK确认
7.3 Add Stripe：
添加电源/地节点名称，配置线 宽、间距以及层次使用 设置每一组Stripe的pitch
设置Stripe的起始和结束位置
最后OK确认
完成后
Ring Stripe
8. Place & Route
添加verilog网表文件 和Top cell name
添加标准单元LEF库
添加IO配置文件， 可选项
强大的帮助文档，一 切不懂都可以从help 中找到答案
File – Import Design
Advanced页： 选择Power项，添加 Power Nets： Ground Nets：
保存设置： Save可将本次的设置 保存到一个文件中， 下次再Load的这个文 件即可。
选择Filler cell
如果有DRC Violation导致不能添 加，需把Mode选项里面的 Perform DRC Violation Checking去 掉
Add Filler 也可以在Place完成之 后添加
Power Plan
Place
Route
END
2. 启动Encounter
工作目录管理: 假设项目名称为project， 在project下新建lib、work文件夹 xxx/project/lib （存放各种库文件） xxx/project/work （工作数据区） 在work下打开打开终端： 输入encounter 不能加“&” ，
所以每一个关键操作后都要单独保存， 如Specify Floorplan、Power Plan、Place、 Route等
7. 配置电源、地
Power 菜单
添加外围供电环路
添加StdCell Rows的供 电线路
7.1 Add Ring：Basic
添加电源/地的节点名称 设置Ring的类型
设置纵向、横向的layer、width、 spacing等
8.1 放置标准单元
Place—Place Standard Cell Run Full Placement：放置全部 Run Incremental Placement：放置增加的
设置CPU个数以 增加place的速 度
Include Pre-Place Optimization：放置前优化netlist Include In-Place Optimization： 在放置优化Timing constraints
精细完整的布线
Mixed Signal： 基于图形的布线器
适用于小型的定制block；
Special Route
选择需要布线的节点 和端口 选择布线层次
最后确认
8.3 Nano Route
Route—NanoRoute—Route
勾选 Global Route Detail Route
设置CPU核心数， 增加布线速度
布线结果
在终端下可看到布线的结果， 如果有违反，需重复 Place—Route 过程，直到 violation为零，如果错误较 少，也可以手工修改， 打开： Tools—Violation Browser 查看详细情况。
8.4 添加Filler
在Rows的空白处添加Nwell/Ntap、Ptap，保证Rows的 DRC&LVS通过。Filler一般为纵向布线Pitch的整数倍 Place—Add Phycical Cell—Add Filler
3. 菜单简介
File ：各种数据文件保存、导入 Edit ：各种数据属性编辑修改 Floorplan：布局设置 Power：配置电源/地 Place：放置标准单元 Route：布线器 Option：配置Encounter各项属性
4.Import Design
File – Import Design
Core Margins也是有两种方式 ◆ Core to Die Boundary ◆ Core to IO Boundary Core边界一般都是需要的，用来 放置Power Ring，与其他模块的隔 离区
5.2 Specify—Floorplan： Advanced
设置标准单元阵列排布方式
A. 选择Site； B. 改变Rows设置 C. 改变Rows spacing D. 改变Row height E. 改变底部IO的排列方向
Ecounter 快速入门教程
By：jfchen
1. 数据准备
必要数据： A. 综合后Verilog网表，通常以.v结尾； B. 标准单元LEF库文件；
可选数据： A. IO/Pin位置配置文件； B. MMMC等。。。
Encounter标准流程
极简流程
Design Import
Create Floorplan
6. 设置IO的位置
启动Pin Editor：Edit—Pin Editor
1 选择要设置 的Pin
2. 设定放置边界，层次
3. 设置起始位置、间距
6.2 导出IO配置文件
—I/O File 保存为.io文件，方便下次导入使用，或 者添加在Import Design中IO设置中
Note: Encounter的每一步操作都可以保存到一 个记录文件中，如果要恢复只需load这 个文件就可以：
5. Floorplan规划
设置Die的面积、长宽、利用率等 建立一个初始化的Floorplan
5.1 Specify Floorplan：Basic
Size：指定大小 Die/IO/Core Coordinates： 通过Die/IO/Core Coordinate来指定 大小。 有两种方式来设定die的大小： ◆ Core size by Aspect Ratio ◆ Core Size by Width and Height
Place之后（无 Stripe和Top/Bottom Ring）
8.2 Route
Special Route： 连接Cell、block、Pad的电源和地到全局电源地。
Trial Route： 快速的布线，提取参数用于时序分析；
用于分析布线阻塞情况；
不完全布线，DRC&LVS不一定会通过； NanoRoute：
7.2 Add Rቤተ መጻሕፍቲ ባይዱng： Advanced
选择Die的哪一边需要添加Ring
最后OK确认
7.3 Add Stripe：
添加电源/地节点名称，配置线 宽、间距以及层次使用 设置每一组Stripe的pitch
设置Stripe的起始和结束位置
最后OK确认
完成后
Ring Stripe
8. Place & Route
添加verilog网表文件 和Top cell name
添加标准单元LEF库
添加IO配置文件， 可选项
强大的帮助文档，一 切不懂都可以从help 中找到答案
File – Import Design
Advanced页： 选择Power项，添加 Power Nets： Ground Nets：
保存设置： Save可将本次的设置 保存到一个文件中， 下次再Load的这个文 件即可。
选择Filler cell
如果有DRC Violation导致不能添 加，需把Mode选项里面的 Perform DRC Violation Checking去 掉
Add Filler 也可以在Place完成之 后添加
Power Plan
Place
Route
END
2. 启动Encounter
工作目录管理: 假设项目名称为project， 在project下新建lib、work文件夹 xxx/project/lib （存放各种库文件） xxx/project/work （工作数据区） 在work下打开打开终端： 输入encounter 不能加“&” ，
所以每一个关键操作后都要单独保存， 如Specify Floorplan、Power Plan、Place、 Route等
7. 配置电源、地
Power 菜单
添加外围供电环路
添加StdCell Rows的供 电线路
7.1 Add Ring：Basic
添加电源/地的节点名称 设置Ring的类型
设置纵向、横向的layer、width、 spacing等
8.1 放置标准单元
Place—Place Standard Cell Run Full Placement：放置全部 Run Incremental Placement：放置增加的
设置CPU个数以 增加place的速 度
Include Pre-Place Optimization：放置前优化netlist Include In-Place Optimization： 在放置优化Timing constraints
精细完整的布线
Mixed Signal： 基于图形的布线器
适用于小型的定制block；
Special Route
选择需要布线的节点 和端口 选择布线层次
最后确认
8.3 Nano Route
Route—NanoRoute—Route
勾选 Global Route Detail Route
设置CPU核心数， 增加布线速度
布线结果
在终端下可看到布线的结果， 如果有违反，需重复 Place—Route 过程，直到 violation为零，如果错误较 少，也可以手工修改， 打开： Tools—Violation Browser 查看详细情况。
8.4 添加Filler
在Rows的空白处添加Nwell/Ntap、Ptap，保证Rows的 DRC&LVS通过。Filler一般为纵向布线Pitch的整数倍 Place—Add Phycical Cell—Add Filler