Allegro16.3约束设置
allegro 约束规则设置
allegro 约束规则设置【原创版】目录1.Allegro 约束规则的概念2.Allegro 约束规则的设置方法3.Allegro 约束规则的实际应用4.Allegro 约束规则的优点与局限性正文一、Allegro 约束规则的概念Allegro 是一款专业的 EDA（电子设计自动化）软件，广泛应用于电路设计领域。
在 Allegro 中，约束规则是一种用于指导和约束电路设计过程的工具，可以帮助设计者更加高效、精确地完成电路设计。
二、Allegro 约束规则的设置方法1.打开 Allegro 软件，导入或创建需要设置约束规则的电路设计项目。
2.在设计界面中，找到需要添加约束规则的元件或线路，右键选择“Properties”（属性）。
3.在弹出的属性对话框中，找到“Constraints”（约束）选项卡。
4.在“Constraints”（约束）选项卡中，可以根据需要设置各种约束规则，如位置约束、尺寸约束、角度约束等。
5.设置完毕后，点击“OK”按钮关闭属性对话框，约束规则即可生效。
三、Allegro 约束规则的实际应用1.位置约束：通过设置位置约束，可以精确控制元件在电路板上的位置，确保电路布局的稳定性和可靠性。
2.尺寸约束：通过设置尺寸约束，可以控制元件的大小和间距，提高电路密度和性能。
3.角度约束：通过设置角度约束，可以确保元件和线路的摆放方向符合设计要求，提高电路的可读性和可维护性。
四、Allegro 约束规则的优点与局限性1.优点：Allegro 约束规则可以有效地提高电路设计的精度和效率，降低设计错误率，提高设计质量。
2.局限性：虽然 Allegro 约束规则功能强大，但设置过程较为繁琐，需要设计者具备一定的专业知识和操作技巧。
此外，约束规则的设置和调整可能需要多次迭代，对设计者的耐心和经验有一定要求。
ALLEGRO约束设置
ALLEGRO约束规则设置介绍目录：第一部分：差分对的约束设置 (1)第二部分：非差分信号约束设置 (8)第三部分：区域约束设置 (11)第四部分：XNet等长设置 (12)本文所有操作与设置均在Allegro PCB editor 15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，其约束条件如步骤1：全局约束设置。
在PCB editor界面下，点击“Setup→Constraints”或点击图标打开“Constraints Sys”窗口，将出现下图所示窗口。
点击“Set standard values”，弹出“Default values form”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacing rule 和Physical rule 中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）rule set→set values”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Min line width：最小线宽Max line width：最大线宽，填0=∞Min neck width：Neck 模式最小线宽Max neck length：Neck 模式最大走线长度DiffPair primary gap：首选差分间距（单端线可不填）DiffPair neck gap：Neck 模式差分间距（单端线可不填）过孔规格在“Via list property”中设定，一般设定在默认约束规则下。
allegro差分线分组约束规则设置
allegro差分线分组约束规则设置（最新版）目录1.allegro 差分线分组约束规则的概念2.allegro 差分线分组约束规则的设置方法3.allegro 差分线分组约束规则的应用实例4.allegro 差分线分组约束规则的优缺点正文一、allegro 差分线分组约束规则的概念Allegro 是一种用于印刷电路板（PCB）设计的专业软件，它能够帮助设计人员快速高效地完成电路板的布局和设计。
在 Allegro 中，差分线分组约束规则是一种用于控制差分线（differential pair）布局的规则，能够有效地提高电路板的信号完整性。
二、allegro 差分线分组约束规则的设置方法在 Allegro 中，设置差分线分组约束规则的方法如下：1.打开 Allegro 软件，点击菜单栏的“工具”选项，选择“约束管理器”。
2.在弹出的“约束管理器”窗口中，选择“新建”选项，创建一个新的约束。
3.在“新建约束”对话框中，选择“差分线分组”选项，然后输入差分线的名称和描述。
4.在“差分线分组”对话框中，设置差分线的属性，包括线宽、间距、层数等。
5.确认设置后，点击“确定”按钮，完成差分线分组约束规则的设置。
三、allegro 差分线分组约束规则的应用实例在实际的电路板设计中，差分线分组约束规则可以应用于各种需要差分线布局的场景，例如高速信号传输、模拟信号处理等。
下面是一个应用实例：假设我们需要设计一个用于高速数据传输的电路板，其中涉及到一对差分线。
我们可以通过设置差分线分组约束规则，控制这对差分线的布局，以确保信号的完整性。
四、allegro 差分线分组约束规则的优缺点差分线分组约束规则在提高电路板信号完整性方面具有显著的优势，但也存在一些不足之处：优点：1.有效提高信号完整性，减少信号干扰和噪声。
2.便于设计和修改，提高设计效率。
缺点：1.需要对差分线进行专门的设置和管理，增加了设计复杂度。
2.对于复杂的电路板设计，差分线分组约束规则的设置可能会变得繁琐。
cadence 16.2约束规则设置
～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 1 物理规则设置 1.1 设置物理规则 →Constraints →Physical Constrait Sets 进入 Allegro Constraint Manager 界面。 Setup Setup→ Constraints→ →creat →Physical Cset，弹出 Creat Physical Cset 对话框，在框中输入规则名。 Objects Objects→ creat→ � � � � Line Width 的 Min 和 Max 值 Neck 的 Min Width 和 Max Length Differential Pair Vias 选择过孔的类型 对上面各项进行参数设置。 1.2 分配物理约束 选择 Physical，打开 Net 下 All layer，在右侧中的 Objects 中找到要设置的网络，在 Referenced Physical cset 中选择设置的物理规则。
3. 设置网络属性 →Constraints →Constrait manager 后，打开 Properties ，分别对 Net Properties 下 Setup Setup→ Constraints→ 的 Electrical Properties，General Properties 和 Ratsnest Properties 进行设置。 4. 元件属性设置 4.1 设置元件属性 →Constraints →Constrait manager 后 ， 打 开 Properties ， 分 别 对 Component Setup Setup→ Constraints→ Properties 下的 General，Thermal，Swapping 和 Reuse 属性进行设置。 4.2 设置管脚属性 Setup →Constraints →Constrait manager 后，打开 Properties ，分别对 Pin Properties Setup→ Constraints→ 下的 General，Shapes 和 Manufacturing 属性进行设置。
ALLEGRO约束规则设置步骤
ALLEGRO约束规则设置步骤ALLEGRO是一种领先的约束规则语言，用于描述和验证系统的行为和约束。
当开发者需要实施软件规范、验证设计是否符合预期、检查和修复编码错误时，ALLEGRO约束规则设置就可以发挥作用。
本文将介绍ALLEGRO约束规则设置的步骤。
步骤一：确定需求和约束在使用ALLEGRO进行约束规则设置之前，首先需要明确系统的需求和约束。
开发者和相关利益相关者需要明确系统的预期行为，包括正确性、安全性、性能等方面的要求，并将其转化为具体的需求和约束。
步骤二：了解ALLEGRO约束规则语法和语义ALLEGRO具有自己的约束规则语法和语义，开发者需要学习并了解这些语法和语义，以便正确地编写和解释约束规则。
ALLEGRO支持丰富的逻辑和数学运算符，包括布尔运算符、比较运算符、逻辑运算符等。
开发者还需要了解ALLEGRO中的常用函数和谓词，以便在编写约束规则时能够充分利用这些工具。
步骤三：编写约束规则在了解ALLEGRO约束规则语法和语义之后，开发者可以开始编写约束规则了。
约束规则可以分为两类：静态约束规则和动态约束规则。
静态约束规则用于验证设计和代码的合法性，例如检查变量的取值范围、函数的输入输出关系等。
动态约束规则用于检查系统的运行时行为，例如检查系统的状态转换是否满足预期、检查事件序列是否符合特定的规范等。
步骤四：验证约束规则在编写完约束规则之后，需要对其进行验证，以确保规则的正确性和有效性。
可以使用ALLEGRO提供的工具和命令对约束规则进行验证，检查是否存在语法错误、语义错误或者其他逻辑错误。
如果发现错误，需要及时进行修复和调试，直到规则能够正确地验证系统的行为和约束。
步骤五：应用约束规则一旦约束规则通过了验证，并且开发者对规则的正确性和有效性有足够的信心，就可以将规则应用到实际的系统开发中。
可以将约束规则集成到开发工具中，实时检查代码的合法性，并及时给出错误和警告。
也可以将约束规则作为一种文档形式，用于规范开发过程中的行为和约束。
ALLEGRO16.3_约束设置-zhoulz
ALLEGRO16.3 约束设置一. 普通单端线的线宽设置该约束定义为PCS，即physical constraint set，选中physical-->physical constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示，我的工程名字是newcore。
如果需要对每层设置不同的线宽的话，只要把default展开，修改需要单独设置的层的线宽即可。
上图中设置最小线宽为4mil，最大为40mil，在走线的时候，默认走的是最小线宽4mil，NECK下的线宽用于NECK MODE下的线宽，一般在bga下面走线的时候有时候两个管脚间距过小，需要使用neck mode，走线时，鼠标右键，选择neck mode即进入neck模式。
如果需要设置某些线的默认线宽不是4mil的话，比如设置默认电源、地的默认线宽不是4mil，那么可以创建一个PCS，适用于电源和地信号，默认线宽为10mil，如下图设置好后，在physical-->net中对GND信号使用PCS_POWER规则，如下图二. 普通单端线的线距设置该约束定义为SCS，即spacing constraint set，选中spacing-->spacing constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示。
default是3w间距设置，SCS_5W是5w间距设置，3w或5w都是line to line或者line to shape的，因为line to line和line to shape的平行距离可能较大。
而line to hole、line to via、line to pin之类的最小间距仅是非常小的一段，所以这些间距的值可以是很小的，设置5即可。
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。
可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。
电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。
以下图为一约束设置窗口。
一、说明先解释一下约束的类型以及约束中用到的简写名词，如下图所示：1、NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
如下图所示。
2、NCC（Net Class-Class）一般用在约束组与组之间的间距的时候使用，如下图。
3、DPr（Differential Pairs）差分对一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。
差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。
•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。
•用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。
以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：差分对的worksheets包含5个主要的约束目录：(1)Pin Delay此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。
(2) 不耦合长度(Uncoupled Length)不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。
Allegro约束规则设置详解SCC
Allegro约束规则设置详解SCCAllegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。
取一个有意义点的名字，如下图所示，单击OK。
按住Shift键选中所有，输入12，回车。
然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat- Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。
在右边的Referenced Spacing CSet栏可以修改其值。
allegro16.3新功能介绍
摘要功能更新概括z Allegro PCB Editor SPB 16.3 增强了Flex Design（软板设计）相关功能；z加强了HDI检查及相关功能；z增加了3D显示效果，极大地方便了HDI与机构的检查；z规则管理中增加了对高速和DFM的新规则，进一步完善了规则检查功能。
一、 小型化设计功能的增强1. Etch Edit Tools for Flex Design․Contour Lock(XL)增加Contour Lock 功能，在软板设计中，大多情况下转角都是曲形的，在走线时通常希望走线的方式与板子的外框或已存在的联机保存一致。
Contour Lock 功能可以在single 和multiple routing 两种模式下使用，引导走线与route keepin 或相邻的走线保持一致性。
˙Enhanced Arc Editin g增强了圆弧的编辑功能，slide 命令在对带有弧形角度的走线，增加了以下功能：(a).改变圆弧的半径(b).将尖角变为圆弧(c). 当对圆弧相连的直线部分slide 操作时，圆弧会动态更新(d).当选择直线部分时，与之相连的圆弧也会自动被选中(e).当对连接到pin 或via 的直线部分执行slide 操作时，可通过corner 选项（45/arc/off），设置走线进入pin/via 的角度。
2. Multi-Line Generator新增Multi-Line Generator 界面，操作与bus走线类似，它允许无网络连接状态下在空白的地方走线，并可设定如走线线数目、线宽、线距等，在找到预期的走线方式后，便可将这些走线连接到对应的Pin/via 上。
二、 HDI 规则驱动流程方面1. Via List Viewer图形化的接口，能够清楚的显示出各种类型的via 孔在板中的层叠状况可以通过draw option 自定义via 在viewer 中的显示状况，如color 、layer visibility 、tool tips 等Via List 可对群组（如Net Classes 、Buses 、Differential Pairs 、Xnets 、Nets ）或单一对象定义via 可使用的种类，也可应用于Region ，控管这个区域内只允许使用某些via 种类。
Allegro16.3约束设置
Allegro16.3约束设置Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。
1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。
点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。
点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。
点击Generate即可自动产生差分对。
2.在约束管理器中设置差分对。
在DSN上点击右键，在菜单中选择Create→Differential Pair。
即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。
第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。
在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。
在表格中输入各项数值即可完成新规则的设置。
如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。
Primary Width 差分对最优先线宽。
Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。
Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。
如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。
约束管理器_allegro(16.3非常详细的资料)
allegro目录第一章约束管理器介绍 (4)1.1 约束管理器简介 (4)1.2 约束管理器界面简介 (8)1.2.1worksheet selector (8)1.2.2用户接口 (9)1.2.3View选项 (9)1.3 启动约束管理器 (11)第2章OBJECTS介绍 (12)2.1 P IN-P AIRS (13)2.1.1Pin-Pair规则 (14)2.2 N ETS和X NETS (14)2.3 B USES (15)2.4 M ATCH G ROUPS (15)2.4.1如何确定target pin pair (16)2.4.2相对/匹配的群组规则 (16)2.5 D IFF P AIRS (16)2.5.1差分对工作表 (17)2.5.2差分计算器（Differential Calculator）的使用方法 (19)2.5.3差分对规则 (19)2.6 D ESIGNS AND S YSTEMS (20)第3章设置网络的走线约束 (21)3.1.1设置网络的最大最小传输延迟 (21)3.1.2设置网络相对传输延迟 (24)3.1.3设置差分对约束 (26)3.1.4查看网络规范格式和物理格式 (28)第4章设置网络的时序和信号完整性约束 (30)4.1 设置时序约束 (30)4.2 设置信号完整性约束 (32)4.2.1设置电气属性约束 (32)0 第一章约束管理器介绍2 4.2.2设置反射属性约束 (33)第5章电子约束创建和应用 (35)5.1 创建ECS ET (35)5.2 指定ECS ET给网络 (40)5.3 不考虑ECS ET的缺省约束值 (41)5.4 在原理图中查看ECS ET (41)第6章ECOS实现 (43)6.1 在原理图中增加网络 (43)6.2 在原理图中修改约束 (45)6.3 在约束管理器中修改约束 (46)6.4 在约束管理器中删除约束 (46)6.5 在原理图中重新命名网络 (47)第7章在原理图和PCB之间同步约束 (50)7.1 从原理图中输出约束 (50)7.2 在PCB D ESIGN中查看和添加约束 (50)7.3 在原理图中导入并查看约束 (51)7.4 在PCB和原理图之间同步约束的两种模式 (52)7.4.1用原理图中的约束重写PCB中的约束 (53)7.4.2在原理图中导入PCB中变更的约束 (56)第8章约束分析 (58)8.1 查看工作表单元格和对象 (58)8.2 定制约束、定制测量和定制激励 (59)8.2.1定制约束 (59)8.2.1.1 用户定义的属性 (59)8.2.1.2 约束的定制测量 (59)第9章SCHEDULING NETS (61)9.1 S CHEDULING N ETS (61)9.2 S CHEDULING N ETS-R EVISITED (65)第10章相对传输延迟 (68)约束管理器简介第11章MATCH DELAY (73)第12章解决DRC冲突 (74)第13章约束管理器 (76)13.1 层次设计中的电子约束 (76)30 第一章约束管理器介绍4第一章约束管理器介绍约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。
allegro中的约束规则
allegro中的约束规则摘要：1.Allegro 中的约束规则概述2.约束规则的分类3.常见约束规则介绍4.约束规则的设置与应用5.约束规则对PCB 设计的影响正文：【1.Allegro 中的约束规则概述】Allegro 是一款专业的EDA 工具，广泛应用于PCB 设计领域。
在Allegro 中，约束规则是一种用于指导布局布线过程的重要工具，能够帮助设计者实现高效、精准的PCB 设计。
通过设置约束规则，设计者可以对元件、走线等进行精确控制，从而提高设计质量。
【2.约束规则的分类】在Allegro 中，约束规则主要分为以下几类：1.元件约束：对元件的位置、尺寸等进行限制。
2.走线约束：对走线的宽度、长度、角度等进行限制。
3.区域约束：对PCB 上的特定区域进行限制，如禁止布线区、固定区域等。
4.设计规则约束：对整个设计过程进行控制，如设置最小线宽、最小间距等。
【3.常见约束规则介绍】1.元件约束：元件约束是针对PCB 上的元件进行设置的。
常见的元件约束有：- 元件位置：设置元件在PCB 上的具体位置。
- 元件尺寸：限制元件的大小，以确保元件不会过大或过小。
- 元件与其他元件的距离：限制元件与其他元件之间的距离，以确保电气性能和可制造性。
2.走线约束：走线约束是针对PCB 上的走线进行设置的。
常见的走线约束有：- 走线宽度：设置走线的最小宽度，以确保走线的电气性能。
- 走线长度：限制走线的最大长度，以减少信号传输的延迟。
- 走线角度：限制走线的拐角角度，以减小信号反射。
3.区域约束：区域约束是针对PCB 上的特定区域进行设置的。
常见的区域约束有：- 禁止布线区：设置禁止布线的区域，以确保这些区域的功能不受影响。
- 固定区域：设置固定不变的区域，以确保这些区域的功能不受布线影响。
【4.约束规则的设置与应用】在Allegro 中，设计者可以通过以下步骤设置和应用约束规则：1.打开Allegro 软件，导入PCB 设计文件。
ALLEGRO约束规则设置步骤[图解]
![ALLEGRO约束规则设置步骤[图解]](https://img.taocdn.com/s3/m/c909ec8edbef5ef7ba0d4a7302768e9950e76e46.png)
ALLEGRO约束规则设置步骤[图解]ALLEGRO 约束规则设置步骤[图解]本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。
由于本人水平有限，错误之处难免，希望大家不吝赐教！在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint 规则，并将这些规则分配到各类 net group 上。
下面以 ddr为例，具体说明这些约束设置的具体步骤。
1．布线要求DDR 时钟:线宽 10mil，内部间距 5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以内DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短DDR 数据线，ddrdqs，ddrdm线：线宽 5mil，内部间距 15mil，外部间距20mil，最好在同一层布线。
数据线与时钟线的线长差控制在 50mil 内。
2．根据上述要求，我们在 allegro 中设置不同的约束针对线宽（physical），我们只需要设置3 个约束：DDR_CLK, DDR_ADDR, DDR_DATA设置好了上述约束之后，我们就可以将这些约束添加到net上了。
点击 physical rule set 中的attac h……，再点击右边控制面板中的more，弹出对话框如上图所示，找到 ckn0和 ckp0，点击 apply，则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出即这两个 net已经添加上了 NET_PHYSICAL_TYPE 属性，且值为DDR_CLK.类似的，可以将DDR 数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE 设为DDR_DATA, DDR 地址线，片选线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR. 上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。
ALLEGRO培训包设定指定元件或网络约束规则标准版文档
A将L约LE束G规RO则约添束加管到理n器et上
将在约进束 行规高则速添布加线到时，ne一t上般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些
在规进则行 分高配速到布各线类时ne，t 一gr般ou都p需上要。进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些
上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。
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பைடு நூலகம்
ADLDLREG地R址O约线束，管片理选器线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR.
点在击allpehgyrosic中al设ru置le不s同et的中约的束attach……，再点击右边控制面板中的 more
将下约面束 以规dd则r为添例加，到具ne体t上说明这些约束设置的具体步骤。
规 点则击分ph配y到sic各al类runleetsegtr中ou的p a上tt。ach……，再点击右边控制面板中的 more
将找约到束ck规n0则和添c加kp到0，ne点t上击 apply
DDR 地址线 、，片片选选及线其，他和控其制他线控：制线线宽的5mNilE，T_内PH部Y间SI距CA1L5_mTYiPl，E 外设部为间DD距R2_A0mDDil，R.应走成菊花链状拓
将 同约理束，规 可则 以添 将加D到DRn数et据上线，数据选通线和数据屏蔽线的 NET_PHYSICAL_TcYkPpE 设0，为 D点DR击_DATA,
点在击al右leg边ro控中制设面置板不中同的的m约or束e弹出的对话框 点AL击LE右G边RO控约制束面管板理中器的 more弹出的对话框
apply
DDR 数据线，ddrdqs，ddrdm线：线宽
Allegro约束规则设置
Allegro约束规则设置约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，Allegro PCB的约束管理器:在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如:系统、设计、总线、差分对、扩展网络(XNet)、网络、相对或匹配群组，也可以创建基于相关属性的电气规则(ECSet)、物理规则(PCSet)、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则(延时、差分对)等，执行Objects/Create/Electrical CSet命令可新建电气规则。
1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。
ALLEGRO 约束设置
ALLEGRO16.3 约束设置2011-05-30 20:07:19| 分类：allegro | 标签：region规则设置差分线规则设置、组内组外规则设置|一. 普通单端线的线宽设置该约束定义为PCS，即physical constraint set，选中physical-->physical constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示，我的工程名字是newcore。
如果需要对每层设置不同的线宽的话，只要把default展开，修改需要单独设置的层的线宽即可。
上图中设置最小线宽为4mil，最大为40mil，在走线的时候，默认走的是最小线宽4mil，NECK下的线宽用于NECK MODE下的线宽，一般在bga下面走线的时候有时候两个管脚间距过小，需要使用neck mode，走线时，鼠标右键，选择neck mode即进入neck模式。
如果需要设置某些线的默认线宽不是4mil的话，比如设置默认电源、地的默认线宽不是4mil，那么可以创建一个PCS，适用于电源和地信号，默认线宽为10mil，如下图设置好后，在physical-->net中对GND信号使用PCS_POWER规则，如下图二. 普通单端线的线距设置该约束定义为SCS，即spacing constraint set，选中spacing-->spacing constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示。
default是3w间距设置，SCS_5W是5w间距设置，3w或5w都是line to line或者line to shape的，因为line to line和line to shape的平行距离可能较大。
allegro 约束规则设置
allegro 约束规则设置摘要：一、Allegro约束规则设置简介二、约束类型及应用场景1.电源约束2.地线约束3.网络约束4.叠层约束5.通道约束三、约束规则设置方法1.设置电源约束2.设置地线约束3.设置网络约束4.设置叠层约束5.设置通道约束四、约束规则设置注意事项1.合理选择约束类型2.确保约束参数设置合适3.关注约束冲突解决五、总结与展望正文：一、Allegro约束规则设置简介Allegro是一款广泛应用于电子设计自动化（EDA）领域的软件，它为电子工程师提供了强大的电路设计和仿真功能。
在Allegro中，约束规则设置是电路设计过程中的关键环节，它有助于确保电路设计的稳定性和可靠性。
本文将详细介绍Allegro约束规则设置的方法和技巧，以帮助读者更好地应用这一功能。
二、约束类型及应用场景1.电源约束：在电路设计中，电源约束主要用于设置电源网络的电压、电流等参数，以确保电源系统的稳定运行。
2.地线约束：地线约束用于设置地线的属性，如电阻、电容等，以降低信号噪声和干扰。
3.网络约束：网络约束主要用于设置信号网络的传输特性，如延迟、速度等，以确保信号传输的准确性。
4.叠层约束：叠层约束用于设置电路板的叠层结构，包括层数、层名称、厚度等，以优化电路板的布局和性能。
5.通道约束：通道约束主要用于设置通道的宽度和间距，以确保电路板中的信号传输通道具有良好的电磁兼容性。
三、约束规则设置方法1.设置电源约束：在Allegro中，可以通过“Power”菜单下的“Power Analysis”和“Power Plan”命令来设置电源约束。
2.设置地线约束：选择“Routing”菜单下的“Ground”命令，设置地线的属性，如电阻、电容等。
3.设置网络约束：在“Routing”菜单下，选择“Net”命令，设置网络的传输特性，如延迟、速度等。
4.设置叠层约束：在“Design”菜单下，选择“Stackup”命令，设置电路板的叠层结构。
allegro 16.3等长规则设置
1、点击CM
2、在左边选择Electrical—>Net—>Routing—>Reห้องสมุดไป่ตู้ative Propagation Delay
3、选中工程名，点右键选择creat—>match group
4、这个“0”和上图的“flash_b0”是一样的。选中之后点右键如下图所示：
5、之后选择你要做等长的那组数据线。
6、选择pinpair
7、然后再选中工程名，点击右键，
选中工程名，点右键选择creat—>match group
这步同步骤3操作是一样的，但是不要命同样的名字。（我命的名字是B0）
8、
最后就是这个样子，箭头指向的地方就是这组数据线的误差范围。
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Allegro16.3约束设置Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。
1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。
点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。
点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。
点击Generate即可自动产生差分对。
2.在约束管理器中设置差分对。
在DSN上点击右键，在菜单中选择Create→Differential Pair。
即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。
第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。
在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。
在表格中输入各项数值即可完成新规则的设置。
如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。
Primary Width 差分对最优先线宽。
Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。
Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。
如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。
需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。
2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。
对于不符合约束的差分对，会显示“DS”的DRC错误提示。
3 Dynamic Phase:动态相位检查，在16.3版本新加入的功能。
对差分对路径中每个转角之间造成的路径差异进行检查。
如在整个差分对网络中，正向与反向之间的走线差距不能超过“x mils”。
如果整个路径中的某一个位置，发生了两个信号之间相位偏移超过了规定的“x mils”，这个误差必须在“y mils”范围内补偿回来。
如下图x=20，y=600.设定约束时tolerance填入x值，max length填入y值。
对于不符合约束的走线的路径会以高亮显现，并且显示DY错误。
4 Static Phase Tolerance 这个约束设置了两根差分线之间的差值，单位是mil或ns。
设置了此项后，在走线时会实时的显示走线差，在绿灯时符合约束。
如图在Net→routing→Differential Pair中也可以看到实际的值。
需要注意的是布线时“SPhase”显示的是裕量值（Margin），而并非实际值（Actual）。
裕量值的范围如图所示在-∞到+-公差区间内，实际线长比目标线长要短，裕量值为实际值—目标值+公差。
绿灯0意为实际值比目标值少公差值长，+裕量值越大意为实际线长越接近目标线长。
在+∞到+-公差区间内，实际线长比目标线长要长，裕量值为实际值—目标值—公差。
—裕量值越大意为实际线长越接近目标线长。
对于不符合约束的差分对会显示”DP”的DRC错误提示。
5 Uncoupled length：该约束限制了差分对的一对网络之间的不匹配长度。
差分对刚刚从芯片出来的走线通常是不耦合的，“gather contrlo”可以设置为“ignore（忽略）”和“include（包括）”，意思为在计算不匹配长度时是否包含差分对刚从芯片出来的这段不耦合的线长。
在在Net→routing→Differential Pair可以查看具体的数值。
对于不符合约束的差分对，会显示“DU”的DRC错误提示。
间距约束规则设置间距约束设置有两种方法；1，直接在spacing→net→all layer中填入各项数值。
2，创建约束规则，赋给各net。
这种方法管理方便，在Physical 和Spacing 设置中用后者比较好。
1，创建规则如图，点击右键后选择Create→Spacing Cset。
输入名字后点OK。
2.设计规则图示中的为all layer-line中的内容，可以设置连线到各个要素的约束，在all layer中还有其他的内容的约束，和图示内容基本一样，可以分别设置。
设置好后可以在all layer-all中查看一下，这里包括了所有约束的内容。
3.赋予规则在net-all layer中，设置Referenced Spacing Cset栏即可选择不同的约束规则，如图所示。
Net class-class的间距设置NCIs（NET CLASS）由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。
NCC（Net Class-Class）也就是设置不同class组相遇后的间距设置。
首先建立class 组。
首先在net-all layer中复选多个对象，右键后选择Create-Class。
输入Class名后即可建立class。
设置class-class规则如图，在Net Class-Class – all layer中点击右键选择Creat- Class-Class，即可弹出以下对话框。
分别选择不同的class组后即可建立class-class对。
如图，CCls LED设置的是class组LED内部的间距规则。
CCls 48设置的是class组LED对class组48的间距规则。
same net spacing工作表在Spacing工作表下还有same net spacing 工作表，用于对同一网络上的不同元素进行间距约束。
在16.2以前的版本中只能选择是否开启same net DRC检查，16.2后专门独立出一个工作表，可以设置详细的数值。
规则设置和Spacing规则设置没有多少差异，可以和Spacing规则设置的一样。
需要在Analysis – Analysis Modes -- samenet spacing Modes中开启分析选项，如图。
并在same net spacing – Options中开启相应层的DRC选项，如图。
为了避免和Spacing DRC混淆，Same Net Spacing DRC显示为小写，如图。
区域约束规则设置region约束就是15.X 的Area 约束。
在pcb布线时有些区域比如bga封装区因为过孔密集需要特殊的线宽线距约束，此时设置region就可以满足要求首先，创建region区域。
在physical或者spacing工作表下新建一个区域(Region)约束。
输入名字。
建立完成后，在pcb板上画出一个区域。
选择shape-regtanglar，注意在右边的options 窗口中，active class subclass 选择constrait region，选定你需要约束的那一层，在assign to region 里选择刚刚建好的好个区域规则(RGN2)将这个规则指定到这个区域中。
建好了region就可以赋予相应的规则了。
建立区域物理规则如图，在菜单中选择Create –region-class，弹出的对话框中选择需要约束的class组，就可以建立在该区域下class组的走线物理约束规则。
设定好约束后，在region区域就会按照特定的规则走，出了region 后就按照一般的规则走。
建立区域间距约束规则创建region-class规则如图，在菜单中选择Create – region-class，弹出的对话框中选择需要约束的class组，就可以建立在该区域下class组的走线间距约束规则。
创建region-class-class规则、如图，在菜单中选择Create –region-class-class，弹出的对话框中选择需要约束的两组class组，就可以建立在该区域下两组class组相遇时的走线间距约束规则。
如图所示，在区域内设置两线最小间距1mil，布线时间距不少于1mil就不会有DRC错误。
等长约束设置首先设置管脚对(pin pair).在Electrical-net-Relative Propagation Daley工作表中，选中要建立的网络名，右键选择Create-Pin Pair。
在弹出的对话框中选择管脚。
创建match group将所有设置等长的网络创建好的管脚对后，选中管脚对，右键选择create-match group。
输入名字后即可创建match group。
等长设置设置好match group后就可设置等长了。
主要设置参数如下图所示Scope:可以选择Local 和global。
Local意为仅比较同一Net或XNet内的管脚对，Global意为比较同一Match Group内的所有管脚对。
一般选择Global即可。
Pin delay：大多是在pin之间的延时不一致时，需要做一个补偿，那就需要设置pin delay，指的是IC 包装内部的长度。
需要在菜单Analyze -> Analysis Modes 填入->Options.勾Analyze选PinDelay开启此功能。
打开后，在计算线长时就会包括这段线长。
另外pin delay下的Z Axis Delay指的是计算线长时是否考虑Via的长度，设置好了叠层参数后就会加上via的长度。
delta：tolerance：这项控制了match group内的线长差。
单位有三种：ns，mil，%；单位%指以目标线的N%为公差。
对已经走好的线，以最长值为目标线。
Delta指的是基准线比目标线长还是短，长则写入+delta值，短则写入-delta值，和目标线一样长则写入0，计算公差时的基准线便是目标线长加上delta值的结果。
如上图，target线长2120.08mil，delta值为20mil，计算差值时就是（2120.08+20）-1680.28=459.80mil。