原理图输入法EDA设计流程
EDA原理图输入法设计4位全加器
EDA原理图输入法设计4位全加器实验课程名称：EDA实验_实验项目名称用原理图输入法设计4位全加器实验成绩实验者专业班级组别同组者实验日期一、实验目的熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验内容和步骤1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum 和cout。
2：建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。
建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。
三、实验仪器Quartus II软件四、实验原理一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低一位全加器仿真波形如下图所示：3.四位全加器原理图如下所示：四位全加器波形图如下所示：五、实验小结通过此次实验，对Quartus II软件有了更加深入的认识，能较为熟练的使用。
在开始仿真的时候，要先弄清原理，接下来的线路连接就较为简单了。
设计顶层文件也是一个重要的知识点，掌握好之后对后面的设计有很大的帮助。
同时对时序仿真部分也要了解相关的步骤设置才能得到最终的仿真结果。
经过反复的联系，全加器的仿真图能很好的掌握并得出正确的仿真结果，对EDA的相应知识点也能很好的掌握，而且能熟练的使用Quartus II，这些对我都有很重要的意义。
EDA 原理图输入设计法PPT课件
Quartus II常用文件介绍
文件 扩展名
用途
MAX+PLUS II中的名称
.vhd VHDL代码源文件 .vhd
.bdf 图形输入源文件 .gdf
.pof CPLD,EEPROM 器件 .pof 编程文件
.sof FPGA器件的SRAM .sof 文件配置
3.1 原理图设计方法
1. 内附逻辑函数 Quartus II 软件中自带了常用的逻辑函数 库 ..\altera\quartus51\libraries\primitives 该目录下的各图元（Primitives）和符号 （Symbol）也称为元件，是一些简单的、 功能固定的逻辑元件，不可调整参数； .bsf文件——block symbol file
建 立 工 程
建
立
选择器件型号
工
程
建
立
器件型号
工
程
顶层设计实体名Leabharlann 建 立 原 理 图 文 件
建 立 原 理 图 文 件
建
未保存的原理图
立
文件名
原
理
图
文
件
保 存 原 理 图 默认与工程名相同 文 件
输 入 元 件
批量放点置击相右同键元件 中止批量放置
元件类型
元
元件名
件
的
编辑元件名
编
辑
按下左键 松开左键
XC95108
BGA封装
第三章 原理图输入设计法
• 原理图输入设计法的主要内容是原件的引入 和线的连接；
• 适用于对系统很了解且对系统速率要求较高 时，或设计大系统中对时间特性要求较高时
• 原理图输入法设计效率较低，但易仿真，便 于对信号的观察及电路的调整。
EDA原理图输入设计方法
实验一 原理图输入设计实验一、实验目的1、 初步了解MA*＋plus Ⅱ软件。
2、 学习和掌握原理图输入方式，了解设计这一种迅速入门的便捷工具。
3、 学习和掌握EDA 的波形分析工具及分析方法。
二、实验要求1、 设计半加器的原理图。
2、 用仿真的方法，进展半加器的波形分析。
3、 生成半加器的底层器件。
4、 组成一位全加器。
5、 在EDA 实验箱上下载实验程序并验证一位全加器。
三、实验设备1、 装有MA*＋plus Ⅱ计算机 一台2、 EDA ——Ⅳ实验箱 一台四、实验原理1、 用门电路连接成1位半加器，完成原理图的设计，输入输出信号须用端口连接。
其真值表见表1.12、 用波形分析的方法验证半加器的逻辑关系。
3、 用半加器、与或门等逻辑电路组成1位全加器,其真值表见1.24、 下载软件进入实验箱验证五、实验步骤 1、半加器原理图输入1． 1先建立自己目标的文件夹，D: \ E* \ Z04** \ you*\e** 。
1．2双击MA*+LUSE II 图标，进入MA*＋PLUS Ⅱ管理器。
原理图输入的操作步骤如下： （1） 建立我们的第一个工程，单击管理器中的FILE 菜单〔单击鼠标左键，以后如有特殊说明含义不变〕，将鼠标移到Project 选项后，单击Name 选项，指定工程如图1.1所示。
表1.2 全加器真值表表1.1 半加器真值表图1.1 指定工程名的屏幕在Project Name的输入编辑框中，键入设计半加器工程名称"hadder〞，屏幕如图1.1所示：(注意工程所存放的目录)：（2）再在管理器中单击File \ New选项，设定图形文件。
选择Graphic Editor file，单击OK按钮后，便进入到MA*+PLUSE II 的图形编辑器。
（3）归属工程文件 File \ Project \ Set Project to Current File；（4）保存半加器的文件名；屏幕如图1.2所示；图1.2 欲保存文件前的屏幕（5）如图1.3所示，选择图形编辑器的Symbol Name 输入编辑框中键入AND2后，单击ok按钮。
EDA课件EDA设计流程
其他HDL仿真器
2.3.5 下载器
2.4 QuartusII 简介
图形或 HDL编辑
设计 输入
Analysis & Synthesis （分析与综合）
综合或 编译
Filter （适配器）
Assembler （编程文件汇编）
适配器件
Timing Analyzer （时序分析器）
仿真
图1-9 Quartus II设计流程
2.1 设计流程
图2-1 应用于FPGA/CPLD的EDA开发流程
2.1 设计流程
2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入
状态图输入
波形图输入
原理图输入
2. HDL文本输入
在EDA软件的图形编辑界面上绘 制能完成特定功能的电路原理图
将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。
2.3.2 HDL综合器
FPGA Compiler II、DC-FPGA综合器、 Synplify Pro综合器、LeonardoSpectrum综合 器和Precision RTL Synthesis综合器
2.3.3 仿真器 2.3.4 适配器
VHDL仿真器 Verilog仿真器
Mixed HDL仿真器
数字 ASIC
数模
混合 模拟 ASIC ASIC
图2-2 ASIC分类
2.2 ASIC及其设计流程
2.2.1 ASIC设计方法
ASIC 设计方法
全定制法
半定制法
门阵列法 标准单元法 可编程逻辑器件法
图2-3 A设计的流程
系统规范说明
clk resetL
简述用eda技术设计电路的设计流程
EDA技术设计电路的设计流程EDA（Electronic Design Automation）是电子设计自动化的缩写，是一种利用计算机和软件工具来辅助电子电路设计的技术。
EDA技术的应用可以大大提高电路设计的效率和准确性。
本文将详细描述使用EDA技术进行电路设计的步骤和流程，以确保流程清晰且实用。
第一步：需求分析在进行任何一项工程之前，都需要明确需求。
在电路设计中也不例外。
在需求分析阶段，需要明确设计目标、功能要求、性能指标、输入输出要求等。
同时还需要考虑到实际应用环境、成本限制以及市场需求等因素。
第二步：原理设计原理设计是整个电路设计过程中最为关键的一步。
在原理设计阶段，需要根据需求分析的结果开始进行电路拓扑结构的选择和优化。
这包括选择合适的器件、元件、电源等，并确定它们之间的连接方式。
在这一阶段，可以使用EDA软件中提供的原理图绘制工具进行设计。
第三步：参数设定在进行参数设定之前，需要对所选器件和元件进行详细的调研和了解。
根据器件的数据手册，设定合适的参数。
这些参数包括电源电压、电流、频率范围、工作温度等。
还需要进行一些特殊参数的设定，如滤波器的截止频率、放大器的增益等。
第四步：电路仿真在进行实际电路设计之前，需要进行电路仿真。
通过仿真可以验证原理设计的正确性和稳定性，并对其性能进行评估。
常用的仿真工具有SPICE软件（如LTspice、Pspice）和EDA软件中提供的仿真模块。
第五步：PCB布局设计在完成原理设计和仿真之后，需要将电路转换为PCB（Printed Circuit Board）布局。
在这一阶段，需要根据原理图进行元件位置布置、走线规划以及地线和电源线的布局等。
同时还需要考虑到信号完整性、EMC（Electromagnetic Compatibility）和热管理等因素。
第六步：PCB布线设计在完成PCB布局之后，需要进行具体的PCB布线设计。
在这一阶段，需要根据信号传输特性、电磁干扰抑制等要求进行走线规划。
EDA实验2 原理图输入法设计8位二进制全加器
实验2原理图输入法设计8位二进制全加器一、实验目的进一步熟悉QuartusⅡ的使用方法，学习时序仿真。
二、实验内容用V erilog HDL设计一个8位二进制全加器。
可以直接编写程序，也可以利用例化语句调用1位全加器构成8位全加器。
并进行编译、综合、适配和仿真。
三、实验步骤：1.为本项工程设计建立文件夹2.建立V erilog HDL文件3.存盘并建立工程4.全程编译5.时序仿真⑴建立矢量波形文件菜单操作：file—new图2-1 选择编辑矢量波形文件图2-2 波形编辑器⑵设置仿真时间长度菜单操作：Edit—end time图2-3 设置仿真时间长度⑶存盘图2-4 vwf激励波形文件存盘⑷将工程test2的端口信号选入波形编辑器中。
菜单操作：View—Utility Windows—Node Finder，并按图2-5 向波形编辑器拖入信号节点选项：Look：工程名；filer：Pins all⑸编辑输入波形单击输入信号a使之变成蓝色条，激活波形编辑器图2-6波形编辑器按图2-7设置输入信号a的周期在Tool Zoom 状态下调整波形图图2-8 设置好的激励波形图⑹菜单操作：Assignments –setting进入以下窗口：图2-9 选择仿真控制图2-10 仿真波形输出图2-11 选择全时域显示⑺仿真：Processing-Start Simulation 或。
注：该实验也可用硬件测试的方法来验证其设计的正确性。
四、实验报告详细叙述实验内容所要求的设计流程；给出仿真波形图；给时序分析情况。
五、参考程序module ADDER8B(A,B,CIN,COUT,DOUT);output [7:0] DOUT; output COUT;input [7:0] A,B; input CIN; wire [8:0] DA TA;assign DA TA =A+B+CIN;assign COUT=DA TA[8];assign DOUT=DA TA[7:0];endmodule。
第三章 EDA设计流程
VCC Altera的MAX7000系列器件或其他JTAG器件 TDO TDI TDO TDI TDO TDI 1k 1k 1 3 5 9 2 4
TCK TMS
TCK TMS
TCK TMS
10
1k
多CPLD编程下载连线图
使用PC并行口配置FPGA
FPGA需上电后进行配置，即在线
可重复配置，在生产实际中，常运 用专业配置器件或单片机实现上电 自动配置。
编程工艺： （1）基于可擦除存储单元的E2PROM或FLASH 技术 CPLD: 掉电后可保持，但编程次数有限， 速度不快 （2）基于SRAM查找表的编程单元 FPGA: 掉电后编程信息丢失，配置次数无限 设备： 编程设备或下载电缆，如Altera的ByteBlaste （MV）,并行下载电缆（10芯）
图形或HDL 编辑器
综合或 编 辑 适配器件
编程器
设计输入
下载
MAX+plusII设计流程
仿真
设计输入
主要方式
（1）图形输入法
• • •
原理图输入 状态图输入 波形图输入
（2）文本输入法 ： 硬件描述语言输入法
•
• •
VHDL， Verilog-HDL ABEL-HDL
1，图形输入 原理图输入 图 形 输 入 状态图输入 波形图输入
原理图
定义：
原理图是图形化的表达方式，适合用来描述接口 和连接关系。
优点
：
（1）类似于传统设计 （2）形象直观，易于初学和演示 （3）小规模电路结构与实际电路接近，易于把 握电路全局 （4）接近底层电路布局，易于控制逻辑资源 缺点： P56
模12的计数器电路图
状态图输入法
原理图输入法EDA设计流程
0 0 0 0 0 0 1 1 1 1 1 1 1 1
C1=…… C0=……
用互补输入,与门,或门实现
画出逻辑电路图 据此设计出组合电路 对设计电路硬件测试
画出逻辑电路图 据此设计出时序电路 对设计电路硬件测试
自动装配：生成硬件构 建文件和时序测试文件
时序仿真和功能仿真
嵌入式逻辑分析仪实时 测试硬件系统
电路符号表示
互补缓冲器 互补输入 与阵列
或阵列
阵列线连接表示
CPLD的结构与工作原理
FPGA器件的结构与原理(Cyclone/CycloneII系列)
设计实例
2位二进制乘法电路
乘
A1
ቤተ መጻሕፍቲ ባይዱ
逻辑抽象得到真值表 写出逻辑表达式
数
A0
被乘 数
B1 B0 C3
积
C2 C1 C0
0 0
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0
0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0
0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1
C3= A1A0B1B0; C2= A1A0B1B0+
数字电子技术实验教程
第 二 讲
采用原理图输入方法 完成组合逻辑电路的设计
EDA教程 第四章_原理图输入方法
KX
康芯科技
最后点击" 最后点击"OK"
图4-9 列出并选择需要观察的信号节点
用此键选择左窗 中需要的信号 进入右窗
KX
康芯科技
(3) 设置波形参量. 设置波形参量.
消去这里的勾, 消去这里的勾, 以便方便设置 输入电平
图4-9 列出并选择需要观察的信号节点
菜单中消去网格对齐Snap to Grid的选择 消去对勾 的选择(消去对勾 图4-10 在Options菜单中消去网格对齐 菜单中消去网格对齐 的选择 消去对勾)
目 标 器 件 引 脚 名 和 引 脚 号 对 照 表
KX
康芯科技
选择实验板上 插有的目标器件
键8的引脚名 的引脚名 键8的引脚名 的引脚名 对应的引脚号
KX
康芯科技
引脚对应情况
实验板位置 1, 8: 1, 键 8: 2,键7 , 3,发光管8 ,发光管 4,发光管7 ,发光管 半加器信号 a b co so 通用目标器件引脚名 PIO13 PIO12 PIO23 PIO22 目标器件EP1K30TC144引脚号 引脚号 目标器件 27 26 39 38
(4) 设定仿真时间. 设定仿真时间.
KX
康芯科技
选择END TIME 选择 调整仿真时间 区域. 区域.
选择60微秒 选择 微秒 比较合适
图4-11 设定仿真时间
(5) 加上输入信号. 加上输入信号.
KX
康芯科技
(6) 波形文件存盘. 波形文件存盘.
用此键改变仿真 区域坐标到合适 位置. 位置.
(3) 了解设计项目速度 延时特性 了解设计项目速度/延时特性
KX
康芯科技
图4-37 寄存器时钟特性窗
EDA2.2原理图输入设计法
（6）硬件验证设计结果
[例2]秒表电路的设计
编译、综合和适配秒表顶层设计文件，下 载进入目标器件EPF10K10中。选EDA GW48实验电路的模式NO.7。用6个数码 管显示计时结果；“数码8”和“数码7”显示 分的计时结果。“键8”与秒表电路ENA连 接，作为计时开始和结束控制；“键7”与 CLR信号连接，作为秒表的清除键。输入 的3MHz频率从“Clock9”引入，用电路 跳线选“3MHz”。
键1 0 键9
键8
键7
键6
键5
键4
键3
键2
键1
键1 1 键1 2
1 .8 V
电
压
源
模
块
在线下载通讯接口
实验电路结构图NO.0
数码8
数码7
数码6
数码5
数码4
数码3
数码2
数码1
译码器 译码器 译码器 译码器 译码器 译码器 译码器 译码器
D8
D7
D6
D5
D4
D3
D2
D1
PIO7
PIO6
PIO5
PIO4
[例3]8位频率计电路的设计
编译、综合和适配8位频率计顶层设计文件， 下载进入目标器件EPF10K10中。选 GW48实验电路的模式NO.3。用8个数码 管显示测频结果；
[例4]抢答器电路的设计
编译、综合和适配抢答器顶层设计文件， 下载进入目标器件EPF10K10中。选 GW48实验电路的模式NO.5。“键8”是 主持人开关，“键7”至“键1”是抢答按键， 用“数码8”显示抢答选手的编号。
验
开
发
目
标
芯
片
视频接口
eda的设计流程
eda的设计流程
EDA（Electronic Design Automation）是一种在电子设计过程中使用的工具和技术，其设计流程通常包括以下步骤：
1、设计输入：这是设计的开始阶段，设计师将设计思路和要求转化为可以计算机处理的格式，例如使用原理图、硬件描述语言（如Verilog或VHDL）或图形界面等方式进行设计输入。
2、综合：在这个阶段，设计师将设计输入转化为一个逻辑表，这个表可以用于后续的仿真和布局布线。
综合过程将原理图或硬件描述语言转换为门级表，同时进行优化和验证，以确保设计的可行性和正确性。
3、仿真：在仿真阶段，设计师使用仿真工具对设计进行验证，以确保其在各种条件下的功能和性能符合要求。
这可以包括电路仿真、时序仿真、布局布线仿真等。
4、自动布局布线：在这个阶段，设计师使用自动布局布线工具将逻辑表转换为实际电路布局。
这个过程包括将元件放置在芯片上并进行连接，以生成电路板的物理布局。
5、物理验证：在布局布线完成后，需要进行物理验证，以确认设计的正确性和完整性。
这可以包括检查电路板上的连接和布线、检查电路板尺寸和元件间距等。
6、输出：最后，设计师将设计输出为制造电路板所需的文件和文档，例如电路图、元件清单、钻孔数据等。
这些步骤可以按照需要反复进行，以确保设计质量和准确性。
此外，EDA设计流程还包括其他技术和工具的使用，例如信号完整性分析、电源完整性分析等，以确保电路板的性能和可靠性。
EDA第3章 原理图输入设计
项目编译 编译器由多个部分组成，各部分名称与功能如下： Compiler Netlist Extractor：编译器网表提取器，该过程完 成后生成设计的网表文件（描述设计中各元件之间连接信息 的文件），若图形连接中由错误，该过程将指出此类错误 Database Builder：数据库建库器。
设计项目的校验
MAX+PLUS II编译器是一个高速自动化的设计处理器，能 完成对设计项目的编译。能够将设计文件转换成器件编程、 仿真、定时分析所需要的输出文件，是MAX+PLUS II系统 的核心。
仿真
功能仿真：设计输入完成后，选择具体器件进行编译之前的 逻辑功能仿真，也叫前仿真。 时序仿真：选择了器件并完成布局、布线之后进行的时序关 系仿真，也叫后仿真。
输出：qsa[3..0]、qsb[2..0] qma[3..0]、qmb[2..0] qha[3..0]、qhb
时针 十位 数据预置端 数据输出端 时针 个位 分针 十位 分针 个位 秒针 十位 秒针 个位
hb
ha[3..0] mb[2..0] ma[3..0]
sb[2..0] sa[3..0]
Logic Synthesizer：逻辑综合器，对设计进行逻辑综合，即 选择合适的逻辑化简算法，去除冗余逻辑。确保对某种特 定的器件结构尽可能有效地使用器件的逻辑资源，还可以 去除设计中无用的逻辑
Partitioner& Fitter:逻辑分割器&适配器，它通过一定的算 法进行布局布线，将通过逻辑综合的设计最恰当地用一个 或多个器件来实现。 Timing SNF Extractor：时序模拟的模拟器网表文件生成器， 它可生成用于时序模拟的标准时延文件。 Assembler：装配器，生成用于器件下载/配置的文件 选择器件 引线端子适配
简述eda的设计流程及步骤
简述eda的设计流程及步骤下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!EDA（电子设计自动化）的设计流程通常包括以下步骤：1. 系统设计：确定设计目标和规格。
EDA课程设计、毕设之【用原理图输入法设计8位全加器】和【有限状态机】的设计过程
EDA课程设计报告学院：专业：班级：学号：姓名：实验室：用原理图输入法设计8位全加器一、实验目的：熟悉使用Quartus II 的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低仅为输入信号cin相接。
而一个1位全加器可以按照5.4节介绍的方法来完成。
三、实验内容：1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
四、实验步骤：1、为本项设计建立文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
本项设计我的文件夹取名为JML_f_adder8，在D盘中。
2、输入设计项目和存盘（1）打开Quartus II，选File→ New，在弹出的New对话框中选择Device Design Files 页的原理图文件编辑输入项Block diagram\Schematic File，按OK后将打开原理图输入窗。
（2）按照如下图所示的原理图输入到打开的窗口中：（3）点击选项File→“Save As”，选出刚才为自己的工程建立的目录D:\ JML_f_adder8，将已设计好的图文件命名为：h_adder.bdf，并保存在此文件夹内。
编译通过之后，将该半加器封装入库待设计全加器的时候调用。
如果编译未通过，则检查电路设计，找出并能解决问题。
（4）重复步骤（1）、（2），设计如下图所示的全加器原理图：（5）点击选项File “Save As”，选出刚才为自己的工程建立的目录D:\ JML_f_adder8，将已设计好的图文件命名为：f_adder.bdf，并保存在此文件夹内。
EDA技术与应用讲义 第3章 原理图输入设计方法 QUARTUS II版本
有了HDL语言后？
硬件设计人员 的工作过程
已经 类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概 念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容 为 正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。
原理图输入法EDA设计流程Z
•（1）新建一个文件 夹•（。2） 打开原理图编辑窗。
•图1-4 选择编辑文件类型
•1.4.1 电路原理图编辑输入
•（2） 打开原理图编辑窗。
•图1-5 打开原理图编辑窗
•（3）编辑构建电路原理图。
•图1-6 调入需要的宏功能元件（Symbol）74138
•（3）编辑构建电路原理图。
•1.4.4 编译前设置
•（2）选择配置器件的工作方式 。
•图1-14选择配置器件的工作方式
•（3）选择配置器件和编程方式。
•（4）选择目标器件闲 置引脚的状态。
•（5）双功能引脚选择 。
•图1-15 选择配置器件型号和压缩方式
•1.4.5 全程编译
•图1-16 全程编译后出现报错信息
•1.4.6 逻辑功能测试
原理图输入法EDA设计流 程Z
1.2 现代数字系统自动设计流程
•1.2.1 设计输入
•图1-1 应用于FPGA/CPLD的EDA开发流程
•1.2.1 设计输入
•1. 图形输入
•原理图输入 •状态图输入 •波形图输入
•2. HDL文本输入
•将使用了某种硬件描述语言(HDL) 的电路设计文本，如VHDL或 Verilog的源程序，进行编辑输入 。
•（1）打开波形编辑器。
•图1-17 选择编辑矢量波形文件
图1-18 波形编辑器
•1.4.6 逻辑功能测试
•（2）设置仿真时间区域 。
•图1-19 设置仿真时间长度
•1.4.6 逻辑功能测试
•（3）波形文件存盘。
•图1-20 vwf激励波形文件存盘
•1.4.6 逻辑功能测试
•（4）将工程EXAMP1的端口信号名选入波形编辑器中。
第二章 EDA设计流程
件合并为一个网表文件， 并使层次设计平面化。
VHDL综合器运行流程
①、约束条件：
在逻辑综合过程中，为优化输出和工艺映射的需要，一定
要有相应的约束条件以实现对设计实体的控制。 如： 面积、 速度、功耗、可测性。
②、工艺库：
工艺库将提供综合工具所需要的全部半导体工艺信息。即
工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出 的定时关系、输出的扇出限制和对单元所需的定时检查。
入原理图，而采用硬件描述语言输入方式就不存在这
个问题。
•
•
2) 硬件描述语言输入方式
硬件描述语言是用文本方式描述设计， 它分为普 通硬件描述语言和行为描述语言。 • 普通硬件描述语言有ABEL、 CUR和LFM等， 它 们支持逻辑方程、 真值表、 状态机等逻辑表达方式， 主要用于简单PLD的设计输入。 行为描述语言是目前 常用的高层硬件描述语言， 主要有 VHDL 和 Verilog HDL两个IEEE标准。 其突出优点有： 语言与工艺的 无关性， 可以使设计人员在系统设计、 逻辑验证阶段 便确立方案的可行性； • 语言的公开可利用性， 便于实现大规模系统的设计； 具有很强的逻辑描述和仿真功能， 而且输入效率高， 在不同的设计输入库之间的转换非常方便， 用不着对 底层的电路和PLD结构的熟悉。
④.
门级映射网表：
过程：取出优化后的布尔描述，并利用工艺库中得 到的逻辑和定时上的信息去做网表，网表是对用户所 描述的面积和速度指标的一种体现形式。工艺库中存 有大量的网表，它们的功能相同，但可以在速度和面 积之间权衡。
3） 适配
适配器也称结构综合器，它的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使之产生最终的下载文 件，如JEDEC、Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。
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图1-13 选择目标器件EP2C5T144C8
1.4.4 编译前设置
（2）选择配置器件的工作方式。
图1-14选择配置器件的工作方式
（3）选择配置器件和编程方式。
（4）选择目标器件闲 置引脚的状态。
（5）双功能引脚选择。
图1-15 选择配置器件型号和压缩方式
1.4.5 全程编译
图1-16 全程编译后出现报错信息
1.4.6 逻辑功能测试
（1）打开波形编辑器。
图1-17 选择编辑矢量波形文件
图1-1域。
图1-19 设置仿真时间长度
1.4.6 逻辑功能测试
（3）波形文件存盘。
图1-20 vwf激励波形文件存盘
1.4.6 逻辑功能测试
数字电子技术实验教程 EDA技术
第一讲
原理图输入法设计流程
1.1 传统数字电路设计技术存在的问题
1.低速。 2.设计规模小。 3.分析技术无法适应需要。 6.体积大功耗大。 7.功能有限。。 8.无法功能升级。
4. 效率低成本高。
5.可靠性低。
9.知识产权不易保护。
1.2 现代数字系统自动设计流程
（4）将工程EXAMP1的端口信号名选入波形编辑器中。
图1-21 向波形编辑器拖入信号节点
1.4.6 逻辑功能测试
（5）编辑输入波形（输入激励信号）。
图1-22设置好的激励波形图
1.4.6 逻辑功能测试
（6）仿真器参数设置。
图1-23 选择仿真约束和控制
1.4.6 逻辑功能测试
（7）启动仿真器。 （8）观察仿真结果。
1.2.1 设计输入
图1-1 应用于FPGA/CPLD的EDA开发流程
1.2.1 设计输入
原理图输入 1. 图形输入 状态图输入 波形图输入
2. HDL文本输入
将使用了某种硬件描述语言(HDL) 的电路设计文本，如VHDL或 Verilog的源程序，进行编辑输入。
1.2.2 硬件描述语言
硬件描述语言VHDL和VerilogHDL在现在EDA设计 中使用最多，也拥有几乎所有的主流EDA工具的支持。 VHDL在电子设计领域得到了广泛应用。 能将以VHDL语言描述数字系统的程序“翻译”成数 字电路结构图文件的软件工具称为VHDL综合器。
Q
Q
K
为ASIC设计提供的电路网表文件
图1-2 计算机软/硬件描述语言编译/综合工具的不同之处
1.2.4 适配
1.2.5 时序仿真与 功能仿真
1.2.6 编程下载
1.2.7 硬件测试
图1-1 应用于FPGA/CPLD的EDA开发流程
1.3 QuartusII简介
图形或 HDL编辑 Analysis & Synthesis （分析与综合） Filter （适配器） Assembler （编程文件汇编） 编程器
（2）将设计文件加入工程中。
图1-9 将所有相关的文件都加入进此工程
1.4.2 创建工程
（3）选择目标芯片。
图1-10 选择目标器件EP2C8Q208C8
1.4.2 创建工程
（4）工具设置。 （5）结束设置。
图1-11 EXAMP1工程管理窗
1.4.3 功能分析
图1-12 74138的真值表
1.4.4 编译前设置
1.2.3 综合
C、ASM„ 程序
软件程序编译器 COMPILER （A）软件语言设计目标流程 （ a）
CPU指令/数据代码： 010010 100010 1100
VHDL/VERILOG 程序
硬件描述语言综合器 COMPILER SYNTHESIZER （B）硬件语言设计目标流程 （ b）
J D
图1-5 打开原理图编辑窗
（3）编辑构建电路原理图。
图1-6 调入需要的宏功能元件（Symbol）74138
（3）编辑构建电路原理图。
图5-7
示例电路图
（4）文件存盘。
1.4.2 创建工程
（1）打开建立新工程管理窗。
图1-8 利用“New Preject Wizard”创建工程 EXAMP1
1.4.2 创建工程
图1-24 仿真波形输出
1.4.6 逻辑功能测试
（8）观察仿真结果。
图1-25 AI与SO的延时波形显示
1.5 硬件测试
5.5.1 引脚锁定
图1-26 图1-4所示电路于EP2C5T144内的引脚锁定情况
1.5.1 引脚锁定
图1-27 Assignment Editor编辑器表格式引脚锁定对话框
1.5.2 对FPGA编程配置
（1）打开编程窗和配置文件。
图1-28 选择编程下载文件和下载模式
1.5.2 对FPGA编程配置
（2）设置编程器。
图1-29加入编程下载方式
图1-30 双击选中的编程方式名
（3）硬件测试。
（4）编程配置器件。
实
验
使用QuartusII完成设计。包括创建工程、在原理图编辑窗中绘制电 路、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、 引脚锁定编译、编程下载于FPGA中，进行硬件测试。完成实验报告。 1-1． 血型合格鉴定电路的设计及验证 1-2． 码制转换电路设计及验证 设计一个8421码和2421码相互转换的逻辑电路 1-3. 2位二进制乘法器设计及验证
Timing Analyzer （时序分析器）
设计 输入
综合或 编译
适配器件
下载
仿真
图1-3 Quartus II设计流程
1.4 原理图输入设计实例
1.4.1 电路原理图编辑输入
（1）新建一个文件夹。 （2） 打开原理图编辑窗。
图1-4 选择编辑文件类型
1.4.1 电路原理图编辑输入
（2） 打开原理图编辑窗。