等间距采样的高速数据采集系统设计

等间距采样的高速数据采集系统设计

郝亮,孟立凡,刘灿,高建中

(中北大学仪器科学与动态测试教育部重点实验室,太原030051)

摘要:简单介绍通过对窄脉冲等间距采样来测试电缆故障的基本原理,分析其脉冲的特点和处理要求;采用F PGA和MSP430F149作为主控芯片,设计了单路多次低速数据采集系统;利用Quartus II软件编写主控程序,并在Modelsim下进行仿真验证。实验结果表明,该系统方案切实可行,可有效解决电缆故障测距过程中的高精度数据采集问题。

关键词:等间距采样;数据采集;MSP430F149;F PGA

中图分类号:TN98文献标识码:B

H igh2spe ed Data Acquisition System Based on Equidistance Sampling

Hao Liang,Meng Lifan,Liu Can,Gao Jianzhong

(Inst ruments Science and Dynamic Measurement Ministry of Education Key Laboratory,

North University of China,T aiyuan030051,China)

A bstract:T he basic principle of testing cable faults wit h narrow2pulse equidistance sampling is described.Pulse characteristics and pro2 cessing requirements are analyzed.The single2line repeated low2speed dat a acquisition system is designed with FPGA and MSP430F149 as main control chips.Main control procedures are programmed in Quartus II and simulated in Modelsim.Experimental result shows that t he system is practical,and the problem of high2precision data acquisition in the process of cable fault location is resolved effectively. K ey words:equidist ance sampling;data acquisit ion;MSP430F149;FPGA

引言

电缆故障是通信行业中的常见故障,而电缆测距是排除故障的前提条件。准确的电缆测距可以缩短发现故障点的时间,利于快速排除故障,减少损失。窄脉冲时域反射仪利用时域反射技术来测定电缆断点位置,可以同时检测出同轴传输系统中多个不连续点的位置、性质和大小。窄脉冲信号持续的时间非常短暂,为了能够有效地捕捉到窄脉冲信号,对A/D采样率和处理器速率提出了较高的要求,传统的数据采集已经不能满足系统设计需求。本文介绍的单路多次低速数据采集方案硬件结构简单,成本低,能够满足系统设计要求。

1系统设计理论依据

根据电磁波理论,电缆即传输线。假若在电缆的一端发送一探测脉冲,它就会沿着电缆进行传输,当电缆线路发生障碍时会造成阻抗不匹配,电磁波会在障碍点产生反射。在发射端,由测量仪器将发送脉冲和反射脉冲波形记录下来。实际测试中,具体障碍的波形有所差异:断线(开路)障碍时,反射脉冲与发射脉冲极性相同;而短路、混线障碍时,反射脉冲与发射脉冲极性相反。波形如图1所示。

图1发射脉冲与反射脉冲波形

设从发射窄脉冲开始到接收到反射脉冲波的时间为$t,则:

l=v#$t

2

其中,v为脉冲波在电缆中的传输速度;l为电缆故障点与脉冲波送入端的距离。

由以上分析可知,在同一个固定障碍的线路上多次送入同一脉冲电压,其反射脉冲将同样地在同一位置多次出现。

要实现对反射窄脉冲的捕获和1m的测距分辨率(在波速为200m/L s的情况下),则$t=

2l

v

=2@1

200

=0.01L s =10ns。即要求抽样的时间分辨率为10ns,对应的数据采集系统频率高达100MHz。同时,最大测量范围是2km 时,要求发射脉冲的重复周期T=

2l

v

=2@2000

200

=20L s。

实际上,电磁波在电缆中的传播速度可能小于200m/L s,这就要求发射脉冲的重复周期大于20L s 。该时域反射已发射脉冲的重复周期T =40L s,因此需要存储的数据是40L s 的时间间隔,每10ns 采集一个点,共需要4K 个存储单元。

2 系统硬件设计

采集系统的硬件电路由单片机、A/D 转换器、隔离器、存储器、地址发生器及相应的控制逻辑组成,其结构如图2所示。本文选用TI 公司的单片机MSP430F149。

图2 系统硬件结构框图

脉冲波形和反射波形在同一测试电缆线上是可多次重复出现的。只要发射脉冲产生一次,反射脉冲就会产生一次,而且波形是相似的。当要求对波形进行100MH z 的数据采集时,只需使用转换速率为25MH z 的A/D 转换器进行4次采样,每次的间隔时间为是10ns 。因此,可以采用该方案进行数据采集,将系统设计的成本降到最低,满足电缆测试的高精度要求。

3 系统软件设计

3.1 单片机控制部分的设计

单片机控制部分主要完成系统清零和数据读出。其具体功能是:负责A/D 转换过程的启动及控制;对采样后存储于存储器内的采集数据进行处理。其中,P2口用作数据端口,P1.0为系统清零位(包括地址以及控制逻辑部分),P1.1控制A/D 转换器与存储器的连接和断开,P1.2为采集完成位,P1.3读出数据地址信号控制,P1.4完成对存储器的读写控制。

系统上电后,单片机首先控制A/D 转换器直接和存储器连接,接着给出系统清零信号,将地址和控制逻辑的计数器清零,等待触发脉冲的到来,单片机进入低功耗模式。开始数据采集后,单片机以中断方式来判断采集是否完成;采集完成后P1.2产生中断信号,唤醒单片机;系统再一次清零并断开A/D 转换器和存储器的连接,控制地址发生器将存储在里面的数据读出,一次采集就完成了。

3.2 FPGA 控制逻辑的设计

窄脉冲时域反射仪要求的分辨率较高,所以要求的采

样频率相当高。例如,要实现1m 的测距分辨率(在波速为200m/L s 的情况下),要求波形抽样的时间分辨率约为10ns,对应的数据采样频率达100MHz [3]。

逻辑控制要实现对一固定波形多次采样,并进行波形拼凑。实现高速数据采集电路,即将需一次完成的100MHz 高速采样[2]

转换为较低频率的4次采样,将各次采样的结果进行重新组合,以拼凑出一个完整的100MH z 采样波形。系统的实际数据采样速率为25MHz,采样时间间隔为40ns 。每完成一次波形测试,仪器要连续发射4次脉冲,数据采集电路启动4次。由于障碍点是固定的,每次发射脉冲时仪器接收到的脉冲反射波形是相似的,只不过发射脉冲的时刻与启动采样的时刻延时分别从0ns 、以10ns 为间隔增加到40ns 。

3.2.1 FPGA 的控制流程

FPGA 的控制流程如图3所示。硬件逻辑控制模块可以产生高速数据采集所需的A/D 转换器和存储器的控制信号。

图3 FPGA 的控制流程

3.2.2 FPGA 控制逻辑的具体实现

高速数据采集[1]控制逻辑的设计主要包括:脉冲个数检测电路的设计和读写存储器的地址逻辑生成部分的设计。

OP 信号产生原理图如图4所示。

图4 OP 信号产生原理图