cadencespb学习笔记原理图
Cadence spb16.3学习笔记3__封装
Cadence学习笔记3__封装IPC软件计算后导出下面是STM32F103RCT6（64脚QFP封装）数据手册的封装尺寸：STM32F103xC, STM32F103xD, STM32F103xE Package characteristicsFigure 71. LQFP64 – 10 x 10 mm 64 pin low-profile Figure 72. Recommended footprintTable 72. LQFP64 – 10 x 10 mm 64 pin low-profile quad flat package mechanical data然后打开IPC，在Calculate中打开SMD Calculator，选择QFP封装，双击或者点击ok，出现计算界面，如下图：此时在左侧窗口填上相应的数据，然后光标停在任意一个数据中回车，就可以计算出其余的尺寸了。
注意到这里的单位是毫米Millimeters，所以应该对应数据手册中的毫米而不是英尺。
Pitch(P)在图中是引脚中心的间距，对应于数据手册中的e，值为0.5。
A和B分别是两个方向上的引脚数量，都是16，下面给出了提示，如果是矩形芯片的话，A应该小于B。
Pin Count(for search)是引脚总数，填64。
L1和L2表示包括引脚的芯片宽度和长度，对应芯片手册的D和E，最小值是11.8，最大值是12.2。
T是引脚长度，对应于数据手册中的L，最小值为0.45，最大值为0.75。
W表示焊盘的宽度，对应于数据手册中的b，最小值为0.17，最大值为0.27。
A和B表示不包括引脚的芯片宽度和长度，对应芯片手册的D1和E1，最小值为9.8，最大值为10.2。
H表示芯片的高度，对应于芯片手册中的A，最大值为1.6，不用填最小值。
K表示芯片离PCB板的高度，对应于芯片手册中的A1，最小值为0.05，不用填最大值。
填完之后光标放在任意一个框中回车，就可以计算出其余的数据了。
Cadence学习笔记
Cadence学习笔记Cadence学习笔记1__焊盘一、焊盘前期准备在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。
元件封装大体上分两种，表贴和直插。
针对不同的封装，需要制作不同的Padstack。
名词解释不同层的名词解释：Begin Layer：最上面的铜Default Internal：中间层End Layer：最下面的铜Solder Mask：阻焊层、绿油层。
是反显，有就是没有。
等于是开了个小孔不涂绿油，是为了把焊盘或是过孔露出来，不涂绿油就是亮晶晶的铜，也就是在板子上看到的焊盘，或者是一个个的孔，其它的部分都上阻焊剂，也就是绿油，其实不光是绿色的，还有红色的、黑色的、蓝色的等等。
Paste Mask：助焊层、钢网层、锡膏防护层、锡膏层，也叫胶贴、钢网、钢板。
是正显，有就是有。
等于是钢网开了个窗，过波峰焊时机器就在此窗口内喷上焊锡了。
这一层是针对表面贴装（SMD）元件的，其实不光是表贴，通孔也要用到，因为通孔的表面上也有个焊盘，该层用来制作钢板﹐而钢板上的孔就对应着电路板上的SMD器件的焊点。
在表面贴装（SMD）器件焊接时﹐先将钢板盖在电路板上（与实际焊盘对应）﹐然后将锡膏涂上﹐用刮片将多余的锡膏刮去﹐移除钢板﹐这样SMD器件的焊盘就加上了锡膏，之后将SMD器件贴附到锡膏上面去（手工或贴片机）﹐最后通过回流焊机完成SMD器件的焊接。
通常钢板上孔径的大小会比电路板上实际的焊盘小一些。
Film Mask：预留层，用于添加用户自定义信息，根据需要使用。
不同焊盘的名词解释：Regular Pad：实际焊盘、规则焊盘，正片中使用，也是通孔焊盘的基本焊盘。
可以是：Null、Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。
Thermal Relief：热焊盘、热风焊盘、花焊盘、防散热焊盘。
Cadence_SPB16.2入门教程——建立封装
Cadence_SPB16.2入门教程——建立封装零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置，是纯粹的空间概念。
因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装。
像电阻，有传统的针插式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD元件放上，即可焊接在电路板上了。
Cadence_SPB16.2入门教程——焊盘制作建立封装2.1 新建封装文件用Allegro来演示做一个K4X51163内存芯片的封装。
打开程序->Cadence SPB 16.2->PCB Editor，选择File->New，弹出新建设计对话框，如图2.1所示。
图2.1 新建封装在Drawing Type列表框中选择Package symbol，然后点击Browse按钮，选择保存的路径并输入文件名，如图2.2所示。
图2.2 选择保存封装的路径点击打开回到New Drawing对话框，点击OK退出。
就会自动生成一个bga63.dra的封装文件。
点击保存文件。
2.2 设置库路径在画封装之前需要在Allegro设置正确的库路径，以便能正确调出做好的焊盘或者其它符号。
打开之前建立的封装文件bga63.dra，选择Setup->User Preferences，如图2.3所示。
图2.3 设置路径弹出User Preferences Editor对话框，如图2.4所示。
图2.4 User Preferences Editors对话框点击Paths前面的‘+’号展开来，再点击Library，现在只需要设置两个地方就可以了，padpath(焊盘路径)和psmpath(封装路径)。
点击padpath 右边Value列的按钮。
弹出padpath Items对话框，如图2.5所示。
Cadence SPB使用经验总结
Cadence SPB使用方法1.在用OrCad Capture CIS画电路原理图时，不同电路图页面之间的信号互联，单信号线(wire)用分页端口连接器（Off Page Connector）实现互联，总线（Bus）用端口(Port)实现互连（也可以用分页端口连接器（Off Page Connector））。
2.特别注意：在FPGA原理图设计中，在为FPGA设计原理图符号时，一般要将FPGA分为多个部分，这时一定要注意在管脚功能划分时，要将Bank2中用于配置的管脚，包括：配置模式选择管脚M0、M1,CCLK,DIN,INIT_B等与TMS,TCK,TDO,TDI 等一起划分到FPGA的配置（Configuration）部分。
3.在OrCad Capture CIS中制作原理图符号时，如果器件有多个（两个以上）管脚名称（pin name）相同，在保存该元件时就会弹出以下警告信息：因为ORCAD的封装（原理图符号）是有规则的，只有管脚为POWER属性才能同名，比如VCC,GND的管脚名等等，很好理解，这些属性在画PCB的时候默认的是同一个网络，是要连接在一起的，如GND连GND，VCC连VCC，有时候有很多的空脚NC 最好用NC1,NC2...来描述，避免不必要的错误，有的甚至连POWER属性的管脚名都不做重复的。
如果忽略这些这些警告信息，则当使用这些元件符号画电路图，在生成网表（Create Netlist）时就会产生错误：#79 Error [ALG0050] Duplicate Pin Name "SW" found on Package LM2852Y , U21 Pin Number 9: SCHEMATIC1, POWER SUPLLY (1.80, 3.20). Please renumber one of these.这时选中设计，可以利用accessories菜单的libcorrectionutil->library verification / correction来批量修改重复管脚定义（即：批量把重复的管脚名改为不同）。
cadence学习笔记1--原理图的创建、查看等系列操作(持续更新)
1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件（Artwork）制作，如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法：首先先选中原理图文件，然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法：先选中原理图文件，然后右键单击，选择New Page输入原理图名称2、删除原理图文件第一种方法：首先选择你要删除的原理图文件，然后点击菜单栏上的Edit---Delete,点击Delete之后，就会弹出下面的对话框。
点击确定之后，原理图2就删除了。
第二种方法:首先选择你要删除的原理图文件，然后鼠标右键点击Delete，如下图所示弹出如下所示,点击确定，原理图即删除。
3、cadence原理图的重命名第一种方法：选择需要更改原理图文件名的文件，然后点击菜单栏中的Design---Rename在弹出的对话框中，输入名称，点击OK即可。
第二种方法：选择需要更改原理图文件名的文件，然后右键点击Rename弹出对话框，在弹出的对话框中，输入名称，点击OK即可。
二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二：选择需要放大、缩小的原理图，然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三：按住键盘上的CTRL键，鼠标上的滑轮，向前滑动，原理图放大；向后滑动，原理图缩小。
如果原理图放的很大，可以移动滚动条进行原理图的上下左右的滚动。
也可以利用快捷键进行滚动条的移动，按住CTRL+PAGEUP，原理图向左移动；按住CTRL+PAGEDOWN，原理图向右移动；按住PAGEUP，原理图向上移动；按住PAGEDOWN，原理图向下移动。
cadence学习笔记
cadence学习笔记1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。
是什么地⽅需要设置，哪位⼤虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。
5. 快速切换层快捷键答：可以按数字区⾥的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？答：OrCAD输出⽹表，Allegro导⼊⽹表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。
然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出⽹表的路径。
cadence学习笔记1--原理图的创建、查看等系列操作（持续更新）
cadence学习笔记1--原理图的创建、查看等系列操作（持续更新）1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件（Artwork）制作，如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法：首先先选中原理图文件，然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法：先选中原理图文件，然后右键单击，选择New Page输入原理图名称2、删除原理图文件第一种方法：首先选择你要删除的原理图文件，然后点击菜单栏上的Edit---Delete,点击Delete之后，就会弹出下面的对话框。
点击确定之后，原理图2就删除了。
第二种方法:首先选择你要删除的原理图文件，然后鼠标右键点击Delete，如下图所示弹出如下所示,点击确定，原理图即删除。
3、cadence原理图的重命名第一种方法：选择需要更改原理图文件名的文件，然后点击菜单栏中的Design---Rename在弹出的对话框中，输入名称，点击OK即可。
第二种方法：选择需要更改原理图文件名的文件，然后右键点击Rename弹出对话框，在弹出的对话框中，输入名称，点击OK即可。
二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二：选择需要放大、缩小的原理图，然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三：按住键盘上的CTRL键，鼠标上的滑轮，向前滑动，原理图放大；向后滑动，原理图缩小。
如果原理图放的很大，可以移动滚动条进行原理图的上下左右的滚动。
也可以利用快捷键进行滚动条的移动，按住CTRL+PAGEUP，原理图向左移动；按住CTRL+PAGEDOWN，原理图向右移动；按住PAGEUP，原理图向上移动；按住PAGEDOWN，原理图向下移动。
学习笔记-candence16.6-原理图部分
学习笔记目录一、原理图设计部分1.针对原理图界面的操作2.对原理图进行编辑3.对制作原件的编辑4.生成网表5.生成清单和打印设置针对原理图界面的操作Design entry CIS:进行板级设计时用来画原理图的。
PCB Editor:cadence进行布局布线的软件。
Cadence product choices-----OrCAD capture CIS进行原理图页面个性化设置（整体设置）Options-->design template..（即原理图页面模板）. 进行原理图页面个性化设置（单页设置）Options-->schematic page propertise..5. .drn文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。
6.工具栏的显示、隐藏和自定义View-->toolbar7.更改原理图背景颜色Option-->Preferences..8.原理图的放大、缩小快捷键i、o。
View-->zoom-->in/out按住ctrl，滚动鼠标。
对原理图进行编辑旋转元器件：快捷键R画线：places -->wire快捷键W任意角度画线：画线时按住shift网络节点：junction删除网络节点：按住“s”键，鼠标左键单击节点，此时出现一个方框，这时按“delete”键，即可删除。
浏览命令browse整体浏览：选中.drn文件Edit-->browse-->parts/nets......点击原件标号可以直接定位到该原件。
对制作原件的编辑1.批量放置管脚：place--pin array2.批量修改管教：选中需要修改的管脚---右键---editproperties..3.查看元件的属性：options-->part propertise..Options-->edit part propertise..(可以改写footprint)相同的不同的4.查看一个package里的几个部分：View--packageView--package propertisesCtrl+B:package的上一级Ctrl+N:package的下一级5.画线时任意起点和终点画线：options--->prefences..-->grid display---取消pointer snap to grid6.按组编号：Tool-->annotate..四、生成网表Netlist---PCB Editor生成清单和打印设置TOOLS---Bill OF materials针对allegro原理图界面的操作allegro的5种应用模式（application mode)general edit 普通模式Placement edit 排零件模式。
cadence学习记录-图文
cadence学习记录-图文2022-3-13制版流程：原理图（先做好原理图元件库），2、DRC检查，输出网表3、做好封装，确认每个元件都有封装。
4、画好板子边框，导入网表，布局，设置约束规则，不限铺铜，DRC检查，出丝印，钻孔，出光汇第三讲原理图库上原理图库设计DeignentryCIS-------orcadcaptureci新建库file----new---library（默认保存在系统文件夹下）or新建工程在工程里新建库放置边框放置管脚（右键ｅｎｄｍｏｄｅ取消放置）--avea如果修改管脚，选中管脚右键—editpropertieplacepinarray可以同时放置多个管脚（矩阵管脚）一个复合元器件的原理图库设计复合元器件分为很多部分分割为几部分分隔成相同的部分，还是不同的部分以字母来区分还是以数字来区分View—package将整个元件视图展现，更改某PART属性双击该part进行设置，若是相同part，更改一个part，另一个part也会更改。
注：管脚输入有上划线的，管脚name输入w\\r\\,，输出结果为第四讲原理图库下创建分割元件（不同模块）方法一：同上一节创建相同part的方法，创建完模块A,按住end键，模块A消失，点重现，ctrl+n切换到下一部分方法2：通过表格进行创建，Library1.olb单击右键，newpartfrompreadheet,在e某cel表格里可以先填好，再复制到newpartcreationpreadheet画原理图添加元器件库。
（1）单击，或执行菜单命令“place→part”，此时元件库“Librarie”中只有库元件“DeignCache”选项（2）单击（placepart），单击“添加元件库。
第五讲设置环境”添加元件库，或者单击，（1）创建工程，页面：file→new→project→图图纸（2）熟悉菜单界面file→撤销剪切镜像viewplaceoption（3）环境设置option→preferenceoption→图纸无效option→第六讲库管理、放置元件原理图库添加与删除→右键newpage创建原理模板设置，只对下一次创建工程起作用，对本次工程原理图纸设置，只对某page起作用，打开原理图，按键盘上的P键，弹出元器件窗口或点击库，删除原理图库。
Cadence学习笔记
C a d e n c e学习笔记(总2页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。
原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design 选项卡下的Delete;栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Preferences；Place Pin Array放置Pin组，矩阵管脚的放置；元件原理图的分割创建可以通过右键单击元件库New Part或者New Part From Spreadsheet；选中元件，按住Ctrl拖拽能直接复制元件；元件放置导线后默认娃儿连接的，选中元件后按住Alt可以拖动单独元件；快捷放置元件P；放置网络标号N；放置总线管脚(Bus Entry)E;放置地或电源G或F;快速查询本地元件和网上获取元件原理图Z；放置导线W；按住Ctrl键后可以进行多选，单击选择的元件可以取消已经选择的；Ctrl+I选择滤波器Selection Filter；H左右镜像或翻转，V上下镜像翻转；注：选中元件同样在Edit菜单下都有相应的操作，例Rotate(R)、Mirror(M)的，但对于文本这一类的是无法镜像选择的；放置文本框输入文字时Ctrl+E换行；总线放置Base Name不能以数字结尾；其中F4可以连续放置Bus Entry，总线与导线连接必须要Bus Entry，总线与总线可以梯形连接或者Junction；画任意角度的连线在放置连线前按住shift；Junction接头或交叉点；如果想在交叉点上去除一个Junction，只需要重复添加一个就行，电气上也就失去了连接；或者先按住键盘上的S键，选中Junction然后Del；放置总线时，总线的名字和信号线的标号(Base Name)必须一致，开始和结尾的数字必须与总线的定义一致,并且只能通过Netlab连接；不同页面的电气连接要用off-Page Connecter；按住Alt拖动元件可以实现单个拖动，Cadence中默认的是一起；Cadence在处理电气链接关系时利用的就是Netlab网络标志；Cadence只有默认T型连接有电气属性，出现Junction，而+字形的没有；对原理图元件属性的编辑，在选中所需修改的元件后右键选择Edit Properties可以统一修改属性，快捷键Ctrl+E；选中Piovt可以更改元件属性表格排列方式；元件封装信息的添加：对于单个元件，在原理图中可以在右键编辑元件属性时在PCB Footprint属性栏添加，也可以在元件库中把元件的PCB Footprint添加上，然后通过Replace Cache添加；对于批量元件，选中一组所需要修改的元件，单击右键选择Edit Properties出现批量修改属性表格，选中PCB Footprint属性栏，全选，右键单击Edit出现Edit Property Values对话框，就可以进行对选中元件统一修改，也可以选中某个原理图页面右键选择Edit Object Properties进行元件封装的修改；在选择Browse选项之后可以选择浏览表格的所有元件信息然后使用Edit Properties来更改元件属性，选中第一个，然后按住shift选中最后一个可以全选；使用Find查找，选中所需更改元件也可以更改元件属性，快捷键ctrl+shift+E；在元件属性中可用于元件属性的修改；绘制完原理图后进行在Tools菜单栏下DRC检查，工具栏或者View菜单栏下都有Find选项用于查找特定的Nets、元件、电源或地等，其中Flat Nets能够显示更多详细的信息在原理图中；全局观察网络或元件可以使用比较快捷的一种方法：选中原理图(SCHEMATIC)在Edit菜单栏下选中Browse菜单栏下的选项，可以查找一些元件遗漏编号或其他的吧问题，例如在DRC Markers（DRC标记）可以查看DRC检查后的信息；输出网表Tools菜单栏下Create Netlist；Design Cache文件夹选项，左键单击Design Cache的元件名，其中Replace Cache全局替换元件（可以改变元件库的一种连接关系），会弹出一个替换元件对话框，可以更具自己的需要更改，有Preserve schematic part properties（但是选择这种方式无法替换封装）和Replace schematic part properties分别是保留与更新原理图也面下该元件的属性；Update Cache全局更新元件；右键单击Design Cache文件夹，选择Cleanup Cache全局清除已经不存在的元件历史文件；这对于全局浏览所用的元件非常有效。
cadence 原理图学习笔记
Design Entry CIS ：板基设计的原理图设计Design Entry HDL Rules Checker 芯片设计工具Design Entry HDL 芯片设计工具PCB Editor：PCB布局布线的软件PCB Router：自动布线的工具PCB SI：线路板的完整性分析SigXplorer：线路板的完整性分析平时画原理图工具：OrCAD Capture CIS原理图模板设置：创建原理图元件库新建的原理库存储到指定的位置新建元件库元件新建元件的属性，包括名称，索引号，封装，多元件共体，等信息元件库原理图编辑界面单个引脚放置：弹出引脚属性设置阵列引脚放置：单个引脚双击修改属性多个引脚选中后在spreadsheet一起修改。
放置填充多边形按住shift可以画任意角多边形双击调出多边形属性选择实体就好了放置元件方体画方框结束鼠标重复放置命令，右击End Mode 或者Esc元件属性，设置引脚管脚显示等。
元件封装属性修改，原理图与pcb封装的映射就在这里修改。
多元件共体浏览分裂元件浏览。
不规则元件第3讲：分裂元件制作创建Homogereous双运放元件，每个单元件都一摸一样，引脚编号不同，电源脚编号可以重复。
新建元件画好第一个单元件快捷键Ctrl+n 自动生成另一部分单元件。
需要全部重新定义引脚编号。
引脚名称隐藏快捷键Ctrl+b 可以返回查看A部分元件图形。
创建Heterogeneous元件，每部分图形可以不一致。
快捷键Ctrl+n 会完全留空，全部要重新画。
分裂元件整体浏览第4讲分裂元件的自动编号的问题解决。
分裂元件的组定义，在元件库中操作，使同组元件具备同一属性。
第一步：创建元件第二步：给元件创建一个可以区分“分组”的属性完成了单个元件的新属性的创建依次创建同组的其它元件的新属性。
要求同名同参数第三步：在原理图中双击元件使同组的元件都新属性参数相同即可。
配对时不能冲突，比如双运放就只能有两个运放，同一参数有三个运放相同的话就出错了。
cadence学习于博士
cadence学习于博士原理图：i放大 o缩小ctrl+mouse 放大缩小ctrl+pageup ctrl+pagedown 左右移动ctrl+n 下一PART ctrl+b 上一PARTview->package 查看全部Partview->part 查看某一PARTedit->browse 查看part、nets等alt断开连接移动R旋转， V垂直， H水平原理图 R 旋转 shift 任意角度走线 alt拖动元件时切断连接全局修改器件属性：edit->browse->parts->shift全选所有器件->edit->properties->browse spreadsheet修改即可。
原理图库：D:\Cadence\SPB_16.3\tools\capture\library\Discrete.olb (散件) 建立原理图库：new->libraryCadence olb ：ctrl+N 切换到下一PART ctrl+B 切换到前一PART栅格的控制都在options->preferences->Grid DisplaySchemtic page grid控制原理图栅格Part and symbol grid控制元器件库栅格*************************************************************** ***********************************************PCB例程：D:\Cadence\SPB_16.3\share\pcb\examples\board_design 测量距离：display->measure / Find->pinsPCB Editor：右键->cancel 取消类、子类 color visiblePCB提供两种模式，布局布线，封装库（package symbol）PCB 封转库中，怎样设置图纸大小？显示栅格大小？焊盘—>元件封装layout->pins:x0 0 ->右键donedra place_bound_top(矩形) silkscreen_top == assemble_topassemble_top:x0 0.75 ix 1.8 iy -1.5 ix -1.8 iy 1.5 (add line) silkscreen_top: x0.6 0.94 ix -1.38 iy -1.88 ix 1.38 (add line) x1.2 0.94 ix 1.38 iy -1.88 ix -1.38place_bound_top:add rectanglex-0.85 1 x2.65 -1参考标号：layout->label->refdesAssembly_top 内部Silkscreen_top 左上角file->new->package symbol必须有：1引脚2零件外形，轮廓线3参考编号4place_bound 放置安装区psm元件封装数据文件，dra元件封装绘图文件BGA272封装：球形引脚0.75 宽27mm IPC标准PCB上 80% 0.6pad designer pad->package symbolfile->new smd0_60cir solder大0.1 checkpcb editor:package symboldsp6713bga272setup->drawing parameters 设置尺寸 -5 -36 41 41setup->grids 0.0254layout->pins x0 0 x0 -1.27右键->doneedit->delete find->all off->pinspackage geometry: place_bound_top:add rectangle x-3.45 3.45 x27.55 -27.55silkscreen_top:0.2 x-1.45 1.45 x 25.55 1.45(x间有空格）x 25.55 -25.55 x -1.45 -25.55 x -1.45 1.45silkscreen_top:加角标 addline 0.2 加点assembly_top:add line参考标号：assembly_top 内部 silkscreen_top 左上角SOIC焊盘：不规则建立图形->pad->packagepcb editor:shape symbols cir+rect+cirsetup->drewing param: -2 -2 4 4setup->grid:0.0254shape->rectangle:etch x -0.625 0.3 x 0.625 -0.3shape->circle x -0.625 0 x -0.925 0 x 0.625 0 x 0.925 0shape->merge shapes(融合)create symbol rx1_85y0_6r0_3.ssm(图形零件文件）又一个rx2_05y0_8r0_4.ssm soldermaskpad designer:设置工作路径：setup->user preference设置旋转+右键旋转设置引脚旋转 package symbols通孔焊盘大10mil pcb editor flash symbol .fsmadd flash 1.5 1.8 开口spoke width 0.7anti padbrd pcb editor设置尺寸 setup->drawing 精度 mil 2-4000 -4000 18000 12000板框 add line board geometry outlinex 0 0 ix5400 iy 4000 ix -5400 iy -4000倒角 manufacturer ->dimension fillot(圆弧角） 80mil 点角的两线route keep in ：setup->areas->route keepinroute keepin ->all -> unfilledx 100 100 ix 5200 iy 3800 ix -5200 iy -3800package keep in: edit->z-copy 图形复制（shape）package keepin ->all 点击route keepinfind->shape安装孔：place->manually->placement ->advance seting->libraryplacement list->package symbols->mtg300_600edit->move find->symbolsx 220 220 x 220 3780 x 5180 220 x5180 3780设置层叠结构setup->cross-section ->layout cross section (内电层plane) 内电层覆铜 edit->z-copyfind->shape option->etch->GND->create dynamic shape power->create dynamic shape导入网表：file->import logic ->cadence->import directory place-> manually设置栅格点：setup->grids onsetup->drawing options:status/dispaly 需经常查看pcb布局手工place：place->manually autohide:右键showmirror：option、右键、setup->draw option->symbols ->mirror已放置元件：edit->mirror旋转:已放置：move ->右键rotateoption->angle->放置后右键旋转->增量移动：edit->move (框选多移动)交互式布局：原理图option->preference->enable intertool (millsce)PCB:placement原理图选中元件->右键PCB editor select(shift+s)一page布局到PCB：原理图：edit->browers->part->shift全选元件->edit->priority->new->PAGE 1dsn->tools->create netlist->setup ->configuration file->editPAGE=YES->Allow user defined propityPCB:file->import logic->create user-defined priorities->place->quick place ->place by property/value->right->placeroom布局：可从PCB或SCH中设置room属性PCB：edit->properties->find by name->comp(or pin)/name->more->选器件->apply->room->value:power3v3->apply->show->oksetup->outline->room outline->createplace->quick place->place by room->place->okSCH: 选器件(ctrl)->右键->property->cadence-allegro->room->右键edit->current properties->applydsn->tools->create netlistPCB->file->import logic->setup->outline->room outline......一次调进所有元件quick place:place->quickplace->place all components->around package keepin->right关掉线属性->display->black rats->alledit->move->find by name ->U6常用命令：edit->move / mirror干扰源：时钟，RAM(bus，高速)LDO线性电源噪声小，开关电源噪声大平面去耦管脚去耦电容值越小越靠近管脚排阻用于端接1.去耦电容2.端接电阻时钟走线线比较宽*************************************************************** ***************************************约束规则设置：setup->constraintsstandard valuesspace->set valuesphysical(line/vias) rule set -> default线变窄->neck 8mil精装线设置过孔physical rule set设置规则值：1设置约束规则setup->constraints2设置网络属性名edit->property->find->net->more->apply->net physical type->applynet spacing type3网络赋值规则电源20mil特殊区域处理：setup->constraints->areas require a type property->add->attach property->点shape->edit property窗口设置属性名-> 网络赋值规则布线：route->connect设置规则：布线建立总线：constraint Manager->Net->Routing->wiringmcu->rammcu->flash 两者距离相等最好在总线基础上建立拓布后，设置规则拓扑约束：选择线->logic->net schedule->选择引脚->右键insert T方法 2.总线->右键sigx->在SigXplorer编辑连线->set constraint->wiring->template->verify->file update constraint manager走线线长规则设置：sigx->set constraint->prop delay->from to length(max min)->add->update constraint manager analyze ->analysis modes 打开拓布、线长显示等长设置：蛇形走线调整传播延时sigx->set constraint->rel prop delay->T性连接点后两段相等：new->T.1 - U7 local->length tolerance:500mil->add (T.1- U7 T.1 - U8)mcu到器件：new->u6-U7 global->length:400mil->add查看：net-》routing-》relative propagation差分对设置：constraint manager-》选线-》右键create differential pairconstraint manager-》net->routing-> differential Pair->设置(phase tolerance 10mil 两线容忍误差）方法2.logic->assign differential pair ->选线->添加setup->constraints->electrical constraints->diffPair value->new->设置assign->赋值布线前准备47：设置颜色：display->color->设置stack up、components、manufacturing、geometry屏蔽电源地线：edit->property->find namenet->more->power->apply->ratsnest_schedule->power_and_ground->apply 高亮显示：display->color ->display ->highlight设置颜色->display->highlightsetup->user preferences->display ->display_nohilitefontdrc： display drcfillsetup->draw options->display 设置DRC尺寸飞线显示：display->show rats->all components nets关闭：blank rats->all components nets不同网络高亮不同颜色：display-》highlight-》find net ；option 选择高亮颜色->点击网络BGA fan out48:route ->fanout by pick->find components->点选器件(电源地未fanout)constraints->电源线宽属性去掉右键setup->fanout->direction anywhere布线：route->connect->option设置设置过孔：setup->constrant->physical->via设置布线方式50：换层：双击/右键add via 、 swap layer群组走线51：bus走线route->connect1.框选网络2.右键temp group，逐个点击pin线距：右键route space动态显示延迟：setup->etch->allegro_dynam_timing on/ allegro_dynam_timing_fixedpos 确认rdly相对延迟 dly延迟当前走线长度：setup->etch->allegro_etch_length_on 确认router->slide 修复走线router->miter by pick 修正转角为45°router->spread between voids让开过孔边界router->gloss差分对布线：53T型走线：蛇形走线:route ->delay tune -> trombone较好覆铜55：shape->polygen 多边形 /rectanglar 矩形 /circular 圆形shape->edit boundary附网络：shape->select shape or void->点击铜皮->assign net->option 选择网络手工挖空：shape->manual void->形状删除孤岛：shape->delete islands铜皮合并：shape->merge shapes内电层分割：add->line-> option->anti etch ->power->width 40mil间距edit->splite create->power删除孤岛布线完成后：测试点57：PCB编号：logic->auto rename refdes->rename->设置原理图edit->back Annotate查看：tools->report/quick reports:unconected pins report 数据库检查：tools->update DRC /db checksilkscreen58drill 59artwork60内电层覆铜*************************************************************** *****************************************************丝印***************************************silkscreen:关闭走线层，打开丝印层。
Cadence16.5学习笔记之（一）—器件库、原理图
Cadence16.5学习笔记之（一）—器件库、原理图Cadence16.5学习笔记之（一）—器件库、原理图一、简单快捷键R—旋转器件方向(选中时)V—元件的镜像（水平）H—元件的镜像（竖直）F—放置电源G—放置地W—放置连线J—放置节点N—放置网络标号T—放置文本备注（Ctrl + Enter:换行）B—放置总线X—放置电器不连接F4—自动放置线，一直按一直放。
元件的复制：Ctrl + C或按住Ctrl，拖动元件即可。
放置全局网络标号(级联多个原理图)：Place—Off-Page Connector放置线、总线时，任意角度走线—按住Shift键，再走线。
二、查找元件、网络连接等对整个工程、或单个的页面进行如下类似操作。
Edit->Browse->Parts：原理图画好了，选中工程，检查、查找定位器件Edit->Browse->Nets：网络连接，对于检查电源连接有帮助Edit->Browse->Off-Page Connector：显示工程中所有，原理图页面之间的网络连接（即归纳显示出所有全局网络标号）Edit->Browse->DRC Markers:DRC检查，显示出DRC电器检查的错误。
（删掉这些错误：Tools->Designe Rules Cheak->Yes->Action->Delete existing DRC marker->Yes）Ctrl + F：搜索定位元件、网络，如在PCB布局、布线时（勾选）。
以下类型选项：Parts:查找元件Nets:查看网络连接Power/GND:查看电源、地的网络连接Flat Nets:查看电源、地的网络连接(功能更强大)三、元件的更新或替换选择工程对话框中的File ->Design Cache->右键->Replace Cach->....->是否保留元件的遗留属性，可以将封装更新过来同样的操作，如果器件库中器件属性有改动，则更新元件（但不能将封装更新过来）：File ->Design Cache->右键->Updata Cach四、选中元件1、单个选中、Ctrl + 选中元件、区域选中（整体移动），移动时电气连接是存在的，如果按住Alt再移动，则电气连接断开。
cadence学习笔记
关键字：1.快捷键2.注意基本了解了一下界面最左面的原理图管理器的基本设置；学会两个快捷键：放大I 缩小O；上下滚动pageup、pagedown；鼠标滚动左右滚动ctrl+ pageup、pagedown；ctrl+鼠标滚动刷新F5今天了解了cadence原理图页面的基本设置：页面大小、title是否显示，网格大小显示的基本设置！这都是在options选项中设置！今天学会了自己画简单元件（只需要一部分就能画出的元器件），了解其常见设置；画一个AT90S8535为例！1、练习了显示隐藏引脚（pin）的设置（Options-part propreties选项中设置，ture表示显示，falth表示隐藏）；2、练习对引脚的批量属性改变！选中十字光标右键，eide proprepries…出现下图，一一修改；画原件应注意，body部分应该放在虚线框中；注意：liberiy中用到的快捷键：H,V,RAT90S8535：今天了解了分立元件的画法和理念，例如74系列的一类芯片！芯片中分几路功能相同（这种采用homogeneous（同址形式），另外一形式为heterogeneous）；在new part 对话框中；设置项parts per Pkg表示元件需要分几部分画！注意：heterogeneous与homogeneous的区别：1.homogeneous是元件的每部分电气属性、结果相同；画一部分，自动生成下一部分！只需自己改下pin的number！heterogeneous不然，表示每一部分的电气属性、结果都不一样，每部分都需自己画！快捷键：ctrl+N 自动切换到下部分！Ctrl+B 自动切换到上面部分！哎！令人蛋腾+乳酸的大学，好不容易休息了一个双休，一切的一切都是拜自考占用学校所赐！何得何能啊？今天初涉原理图设计，也就是添加库文件，放置元器件（快捷键P），元器件连接方式：连接导线（w）、总线连接（b）、网络标号连接（n）等形式，自动命名（tools-annotate）注意：1. 连接导线时改变走线方向时按键shift；2.当某元器件的端口悬空时，需放置place no connect（快捷键X），表示引脚悬空电气检查时不报错！3.尽量不要使两元器件的端口直接连接，这样后期布板，电气检查，容易出错，而是用线直接连上；4.常用的库文件，也就是电阻电容之内的在discrete库中；5.放过的器件都在Design Cache中记录。
cadence PCB板学习笔记
第16讲第17讲功能介绍第18讲切换界面工具栏定制命令参数控制窗口的停靠位置设置命令参数控制窗口动态显示当前命令的设置未激活命令时，命令参数控制窗口options控制图层显示关闭未激活命令时，visibility控制线路板按类显示。
激活move命令，命令控制窗口find控制可操作的对象第19讲 class subclass 类子类，PCB板信息分类，（EAGLE以层分类，机械层，丝印层，线路层，元件坐标层，阻焊层，焊锡层。
）查看线路板的类元素。
第20讲零件封装IPC7351标准软件PCB Matrix IPC LP Viewer焊盘制作工具焊盘尺寸设置焊盘建好后 FILE-CHECK 两次后提示没问题后进行 file save as 进行文件存档焊盘建好后，下一步可以创建元件封装了：在allegro PCB Design XL中file new创建一个封装文件封装符号第一步，因为元件比较小，先把图纸尺寸改小。
要先把单位改正并且应用后才能改其它尺寸（尺寸改不动，尺寸改正不过来）栅格大小修改Layout pins 放置引脚通过命令参数窗口选取焊盘设置焊盘个数和距离命令方式定位x0 y0坐标命令方式画线， iy ix,,i表示增量。
画元件几何尺寸标示线框。
画元件外框丝印线标示框放置禁止布局框防止其它元件重叠，放置元件索引别号在assembly top也加上元件索引编号。
用于出位号图在丝印层上也加上元件索引编号，用于线路板显示元件编号。
在丝印层上放置元件参数。
至此元件可以存盘了。
.psm为元件封装文件。
.dra为图形编辑文件（画元件封装和花焊盘都是存为这个格式）。
.ssm为自定义图形保存格式。
.pad 为paddesigner生成的焊盘元件。
.fsm为花焊盘文件。
第21讲建立一个BGA封装。
第22讲建立特殊焊盘元件。
第一步：建立特殊焊盘建立非规则焊盘在allegro平台下建立shape symbol特殊形状的符号并存档，然后用pad designer利用这个符号建立焊盘第二步：同上设定图纸和栅格尺寸第三步top层上画多个图形。
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cadence学习笔记1__原理图打开Design Entry CIS或OrCAD Capture CIS组件，选择OrCAD Capture CIS（不要选择OrCAD Capture，因为少了一些东西），如果勾选了左下角的“Use as default”复选框，下次就不用选择了，如果要使用其他的部分，就在打开后点击File?Change Product，会弹出一个“Cadence Product Choices”窗口：元器件库File?New?Library新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As 可以改变路径和库名，右击新建一个元件，可以选择New Part或者是New Part From Speadsheet，是两种不同的方式，先介绍New Part的操作。
右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCB Footprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。
中间的虚线框是这个元件的区域，右边会有一个工具栏，画直线、方框、圆、曲线，也可以输入一些字符，或者点放置一组引脚，放置结束后鼠标右击选择End Mode或按键盘左上角Esc键使命令结束，放置一组引脚的时候，还可以设置引脚的类型，比如输入、输出、双向、电源等等，这个没有区分电源和地，电源和地都是power型的，现在输入下面的几个数字，线型都是默认的Passive，引脚间距Pin Spacing设为1，点击ok，放置好后成为下面的样子，有些部分不需要显示，双击空白处弹出一个属性对话框，虚框里面的数字是PinName，虚框外面的数字是PinNumber，如果可视属性改成False就不显示了。
如果想改变其中一个引脚的引脚名、引脚编号、引脚类型，选中该引脚，右击选择EditProperties，或者双击该引脚，如下图：画直线的时候，这里默认是按照栅格点为最小单位的，可以改变这种限制，画出任意长度任意角度的线，在工具栏Options?Grid Display中，不要勾选Pointer snap to grid就可以了，记得画完想要的任意直线后，再将这里勾选，这是一个好习惯，可以让画出的线更规则整齐。
保存后，一个元件就画好了，画原理图时直接调用即可。
如果是由两部分组成的分裂元件，要在新建元件时在Parts per Pkg写2，这里分为Homogeneous和Heterogeneous两种。
Homogeneous是只要画出A部分，B部分会默认的和A部分完全一样，Heterogeneous是画好A部分后，B部分仍然是空白的，需要再画。
如果一个芯片包含了2个功能完全相同的部分，像下图中NE5532中的两个运放，就需要用到Homogeneous了，这里先选Homogeneous，点击ok。
此时会在库工程目录下面出现NE5532，右击选择Rename可以改变元件名，如果要从库中删除这个元件，关闭元件编辑窗口后，右击选择cut即可，如下图：此时开始编辑元件了，先用直线画三角形，和两个竖线，然后用放置Text的方式加上+和-符号，如果不能放的更好，可以先取消勾选栅格点限制，然后再勾选。
接着放置引脚，从上图可以看到运放A的5个引脚编号和引脚名，在右侧工具栏点击图标放置引脚，引脚名输入IN-，引脚编号输入2，类型选Input，点击ok，然后在上图中+号处点一下图标，就会出现一个引脚，其余引脚同样设置。
注意引脚类型为输入输出时，默认是可见的，如果引脚为power型，需要勾选Pin Visible才能可见，如下图左，也可以连续放几个引脚，然后再双击引脚改变它们的属性。
A部分画好后，按键盘上的ctrl+N可以切换到B部分，此时B部分已经画好了，和A部分一样，只是没有引脚编号，双击每一个引脚添加编号即可，如上图右。
注意，一个元件中的引脚编号应该是不重复的，但是这个元件只有一套电源，而且引脚4和8是将A和B接到一起的，所以A和B中都有4和8。
返回到A部分按键盘ctrl+B即可。
由于只有两部分，按ctrl+N也可以。
N是Next，B是Back。
下面介绍Heterogeneous的操作。
新建元件时选择Heterogeneous，A部分和上面的一样画法，但是按键盘上的ctrl+N切换到B部分时，B部分是空白的，需要再画一次。
不管是Homogeneous还是Heterogeneous，点击工具栏View?Pakage，可以将A和B同时显示出来，如下图：在使用两个或两个以上部分的元件时，无论是Homogeneous还是Heterogeneous，都要先对元件新建一个属性（似乎16.3版本不需要，15.7版本需要），并赋相同的属性值，如Homogeneous类型的元件，在A或B部分双击空白处打开元件属性窗口，属性名随便写，但是不要写关键字group，因为在布局布线的时候会有冲突，属性值随便写，这里写1，点击ok，可以看到属性窗口多了一个package属性，如下图。
对于Heterogeneous类的元件，要在A和B部分都新建这样一个属性，而且属性名和属性值都一样。
如果打开了多个元件编辑窗口，在窗口上右击选择Close就可以关闭了。
如果右击元件库library1.olb新建一个元件，选择New Part From Speadsheet，则会打开一个表格，如下图，已经填好了第一个引脚，写好后点击save保存，section表示引脚所在的部分，如果是只有一部分的元件就选择A，如果是有两部分组成的就相应的选择A或者B，如果在Section上侧选的是Alphabetic，就显示A或B，如果选的是Numetic就显示1或2：也可以在一个Excel表格里编辑好后复制粘贴到这里，也可以将这里的内容通过ctrl+C复制到Excel里。
Pin Visibility勾选就在表格里写1，不勾选就写0，一般都是勾选的。
下图是Excel里填好的第一项：有的时候，芯片的引脚很多，比如说64或更多，就可以从数据手册直接抓取引脚名：上图是STM32F103RCT6的芯片手册的引脚分布图，下面介绍这样将图中所有引脚抓取到cadence中：先安装Adobe Acrobat 9，不要用版本10，会找不到工具栏，而且要选择完整安装，否则在cadence中打印原理图为PDF时，不能生成PDF文档，如果福昕阅读器是版本6，就可以用福昕阅读器打印了，这里就不用选择完整安装。
之后安装Symbol wizard V2.64，Symbol Wizard和LP Wizard分别是PCB Matrix现在有2大类产品，最好都装上，因为真的很好用。
破解之后的打开软件时，软件工具栏从Swap开始后面的都可以用了，如下图：都安装好后，将安装目录下的C:\Program Files\PCB Matrix\Symbol Wizard\Plugins\cdxpdf.API插件拷贝到C:\Program Files\Adobe\Acrobat 9.0\Acrobat\plug_ins，这样在Adobe Acrobat 9的工具栏“工具”菜单下会增加“PCB Matrix”、“….This Page Extraction”和“….Multi Page Extraction”菜单，在Adobe Acrobat 9中打开上图所在的页后，点击“工具”?“….This Page Extraction”，会弹出下面的提示窗口，表示当前页面已经被传到Symbol Wizard了，这个提示有点像个错误。
此时可以关掉Adobe Acrobat 9了。
接着打开Symbol Wizard软件，桌面上的图标像一个芯片，启动软件时会弹出一个界面让你选择默认设置，不用管，直接点击右上角关掉，接着提示未找到startup.tcl文件，不用管，点击确定，如下图：如果在上图选择了默认的设置，就不会弹出这两个窗口了。
如果后面又想改变的话，就删除D:\Program Files\PCB Matrix\Symbol Wizard\startup.tcl，然后再启动，又会弹出这个界面让你选择默认设置。
首先要新建一个*.CSV文件用于保存从PDF中提取出来的数据，点击PDF Scratch Pad弹出一个窗口，然后点击Paste将刚才PDF里面的内容放到这里，如下图：点击上面的工具栏Full可以整个显示，点击Area然后拖出一个矩形框，可以将这个矩形框的内容放大，如下图：左侧工具栏的Hide可以隐藏或显示一些信息，比如说点击Hide图标后，弹出PDF Extraction Preferences窗口，勾选上面两个Hide PDF Paths（Not Visible）和Hide PDF Rectangles （Not Visible）就可以将图中红色框框里的线条隐藏，勾选后关闭窗口，变成下面这样的，如果要显示出来，不要勾选就行了：同样的，如果在Hide窗口中勾选了Select PDF Text，表示选择文本，然后再点击左侧工具栏Select图标，在图中用鼠标拖出一个矩形窗口，选中一些字符，这些字符就变成了黄色的，表示已经被选中（取消选中就鼠标右击选择Done，黄色取消），记住一定要将字符所在的白色小框完全框住，才算是选中了这个框中的内容。
然后可以点击左侧工具栏Move U、Move D、Move R或Move L来上下左右移动选中的字符，以调整一些不对齐的引脚编号和引脚名，调整好之后，鼠标右击选择Done，如下图：尽量将左右列和上下行拉开，调整好之后如下图：有些内容点击Select图标后点击Delete图标删除。
但是要现在Hide里面勾选好要选择哪些内容，比如说表格或文本。
调整对齐之后，现将左侧放大，点击左侧工具栏Bbox图标，再用鼠标拖出一个矩形框，包含芯片左侧的引脚号和引脚名，这个粉红色的框就是表格的外边框，粉红色边框里面不要留太多空白，各边尽量靠近字符，如下左图。
如果觉得框画得不好，可以重新画一个，原来的框会自动消失。
接着点击左侧工具栏Matrix图标，在Row Spacing填上行间距，这里写100，具体值视情况而定，点Generate按钮批量产生横线，勾选Optimize Horizontal Cuts，然后点击Optimize 按钮优化横线，可以多点几次直到满意，注意这些线不一定是严格对齐的，差不多就行了，软件能够自动识别，同样的，在Column Spacing填上数据而空着Row Spacing表示只产生列间距为100的竖线，勾选Optimize Vertical Cuts表示优化竖线，如下图左，然后点击左侧工具栏Vert.图标，在需要竖线的地方点一下，就有了竖线，只需要少数的几根线时会用这个按钮，产生好的横线和竖线如上右图。