集成电路版图设计基础第2章：基本IC单元版图设计

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基本IC单元版图设计 – 电阻
• 多晶硅电阻公式：基本电阻器版图 - 多晶硅电阻的制造工艺：以硅片作为衬底材料，在衬底上淀积一层多 晶硅，再在多晶硅层上覆盖一层氧化层，形成隔离的绝缘层，然后在 氧化层上刻蚀出用于连接的接触孔。 一般接触孔位于多晶硅的两头。 体区电阻公式： rb = （Lb/Wb）* ρb
基本IC单元版图设计 – CMOS layout
• 器件尺寸设计：如何根据电路性能要求去设计器件的尺寸SPICE: Simulation Program for ICs Emphasis 利用SPICE去确定器件尺寸。
SPECS
mathematical model
SPICE
device size
schematic
X X X
X X X
V-
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- pmos器件的两边各有一个“阱连接区”（阱接触区），是n阱内部的 N+参杂区，N+参杂区降低了接触电阻。衬底连接位于n阱外右侧。 - “尽可能多地设臵“阱连接区”和“衬底连接区”，只要有空间，越多 越 好，在CMOS版图中，经常看到“阱连接区”完全覆盖阱的情况。
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基本IC单元版图设计 – 电阻
• 多晶硅电阻公式：考虑接触电阻rc - 总接触电阻 Rcontact = rc = Rc/Wc = Ω*um/um （Rc是由接触所决定的电阻因子，单位“Ω*um”；Wc为接触区宽度） - 接触区的宽度可能并不一定和电阻器的宽度相同，它取决于工艺的设 计规则，可能会要求接触区宽度必须小于电阻器宽度。
I S D II III IV
G
big size MOS
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split into four parts
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simple mode
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基本IC单元版图设计 – CMOS layout
• 器件连接技术： - poly能够作为引线使用。 但是poly的电阻远大于金属，建议仅对非常短的距离采用poly连线。
I=电流 W L H(厚度)
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基本IC单元版图设计 – 电阻
• 方块/薄层电阻： 每方欧姆是IC中电阻的基本单位。 每方欧姆数值也被称为材料的薄层电阻。材料可以是poly，也可以是 金属，或者任何其他采用的材料。 可以根据任意矩形计算方数。 “方数=L/W”方数并不一定是整数，可以含有小数，如4.28方。 例如，设材料是“80x10”大小（任何可能单位），则80/10=8方。
集成电路版图设计基础
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instructor: Jiang hao e-mail:jianghao@fzu.edu.cn
第二章 基本IC单元版图设计 • 基本IC单元版图 CMOS版图 电阻 电容 双极晶体管 二极管 电感
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• 阱连接、衬底连接： - 为了阻止衬底和阱之间的寄生二极管因正向导通而出现闩锁效应，将 n阱接最正的电源，p衬底接最负的电源。这种连接称为“阱连接”和 “衬 substrate 底连接”。
well contact region contact region
V+
X X X
N well
X X X
X X X
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基本IC单元版图设计 – CMOS layout
• 器件连接技术： - 可以用金属线将分开的poly栅条连接起来，这种连接方法最可靠。 - 源漏共用、器件分裂和减少寄生是贯穿CMOS版图设计的基本技术。
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计：大尺寸器件的设计 - 我们将理想化的晶体管连接在栅电阻的末端，栅电容则连接在栅极 和衬底之间。
S A input signal of G G on off D input signal of A
电流 10 1 2 3 4 5 80 以电流流动的方向作为长度方向
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基本IC单元版图设计 – 电阻
• 方块/薄层电阻： - 设计/工艺/规则手册： 薄层电阻（率）ρ - 对于薄层电阻，同一种材料层，不同制造商的数值会有所不同，其中 一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值（R=V/I）。 - ic中典型的电阻值： poly栅： 2~3欧姆/方 metal层： 20~100m欧姆/方 diffusion： 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围： 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式： R = （L/W）* ρ
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基本IC单元版图设计 – CMOS layout
• 阱连接、衬底连接： - 对于衬底连接和阱连接有一些规则，这些规则说明每隔多大距离必须 设臵一个阱连接区，阱连接区距离晶体管应该有多近。有些规则还说 明衬底/阱连接的频度时多少。如“每50um至少有一个阱连接点”。 - 在做任何布线之前先设臵阱连接和布线连接。
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V+
V+ P
A
B
C
N A VB C V-
棒状图
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• 天线效应： - cmos晶体管的栅非常脆弱并容易损坏。 - 天线效应，是指多晶硅在采用反应离子刻蚀RIE的过程中， 由于RIE 反应室多达2000多伏的高压而在多晶硅栅上积累电荷，如果多晶硅栅 面积较大，电荷积累较多，则产生相应的电压，而使栅氧化层被损坏 并导致晶体管失效。 - 可以将栅条分成一些较小的块， 减少每个小块上产生的电压，而 不至于损坏器件。因此，相比于 用多晶硅连接所有的栅，采用金 属将分开的栅连接起来将是更安 全，更有效可靠的方法。
on
off
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计：大尺寸器件的设计 - 寄生栅电阻可减慢寄生电容的充放电速度,即存在一个RC时间常数。 - 晶体管的长度，即沟道长度，决定了晶体管开关的速度，因此，栅的 长度是不允许改变的,同时，也必须维持相同的有效栅宽。 - 由于栅长和有效栅宽是不能改变的，也即栅面积，栅寄生电容不能改 变，所以只有改变寄生电阻来改变RC时间常数，寄生电阻的改变可以 通过并联n个1/n宽的晶体管来使得寄生电阻减少为原来的(1/n)2。 - 版图要尽量使用“源漏区共用”技术（源漏可以互换！）.
metal contact
W L
oxide poly substrate
top view
cross sectional view
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• 多晶硅电阻公式：考虑接触电阻rc - 由于有接触电阻的存在，所以 R = rb + 2rc （rc为两个接触端的接触电阻） - 接触区被认为是有固定长度的。如果接触区的宽度增大，接触电阻将 变小；如果接触区的宽度减小，接触电阻将变大。
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基本IC单元版图设计 – CMOS layout
• 紧凑型版图： “尽量将器件设计成矩形。” 为何将p型器件全放在一个共用的n阱里？ 因为：1) 设计规则规定n阱之间的间距远大于晶体管之间的间距。 2) 共用n阱技术可以减小电路面积。 同样，n型器件也被放臵在共用的区域，或是p阱，或是p型衬底。 • 棒状图： - 通常棒状图中，将p型器件放臵在顶部，n型器件放臵在底部。 以“x”表示器件接触点连接的位臵。 一两条平行的竖线表示扩散区断开点的位臵。 - 混合棒状图：是指采用扩散区的矩形代替棒图，它给以更多器件的感 觉，更接近于真实版图。
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• 器件连接技术： - 如果希望节省更多的面积，可以没有必要将源漏区的接触孔沿着整个 沟道宽度方向都开出，此时可以将连线跨越器件而节省面积。 多开接触孔的目的是为了减小器件的接触电阻，如果舍弃太多的接触 孔，接触电阻可能会高于你的允许值。
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基本IC单元版图设计 – CMOS layout
• 阱连接、衬底连接： - 在细长阱的情况下，阱连接可能只能位于细长阱的边界之处，如阱的 左右两侧，这时，某些中心的晶体管因距阱连接区太远，此处与衬底 的pn结是危险的，可能出问题。因n阱参杂区是有电阻的，该电阻产 生压降并有可能导致pn二极管导通。可供选择的方法是增加器件顶部 尺寸并在那里放上阱连接区。或者采用围绕着阱的环状阱连接结构。
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• 天线效应： - 另一个工艺问题是，采用RIE刻蚀的第一层金属，也会产生电压，而 传到与之连接的晶体管栅上，产生天线效应一样的效果。可在衬底上 制作一个小二极管并与晶体管栅金属相连，而限制所产生的电压幅 度。称为“栅钳位二极管”或者“NAC（Net Area Check）二极 管”。 - 并不是所有的栅都需要NAC二极管保护，如果一个栅用金属连接到另 一个器件的源漏区，则那个器件源漏对衬底的二极管起到钳位作用。
R□/Ω 300 200 100 10 20 30 40 50 ideally, R□/Ω=constant W/um R□/Ω 300 200 100 10 20 30 40 50 W/um
actually, R□/Ω increases as “W” decreases
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计：大尺寸器件的设计
200u/1u
50u/1u
“细长的晶体管存在问题。” - 对于FET工作而言，有氧化 层绝缘是好的，也是必需的， 但它引入的电容却是不好的。 - 对于细长的晶体管，不仅存 在电容，细长的栅还会引入电 阻。
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基本IC单元版图设计 – 电阻
• 电阻材料：
常用的电阻材料是多晶硅。 较厚的多晶硅薄层有较低的电阻值（有较多的空间让电流流过，传导 电流的能力较强），较薄的多晶硅薄层有较大的电阻值。 其他因素，如材料的类型、长度、宽度等也将改变电阻值。 对于一个给定的集成电路工艺，可以认为薄膜厚度是常数，它是我们 不能改变的参数之一。对于一个给定的材料，我们能够改变的只有长度 和宽度。
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计：如何根据电路性能要求去设计器件的尺寸?要设 计多大的重叠区呢？我们的矩形要画得大些还是小一些呢？
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