集成电路版图设计基础第2章:基本IC单元版图设计
集成电路的设计基础
13
版图几何设计规则
N阱设计规则示意图
2019/11/13
《集成电路设计基础》
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版图几何设计规则
P+、N+有源区相关的设计规则列表
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸,减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
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《集成电路设计基础》
2019/11/13
《集成电路设计基础》
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版图几何设计规则
• 有几种方法可以用来描述设计规则。 其中包括:
*以微米分辨率来规定的微米规则 *以特征尺寸为基准的λ规则
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《集成电路设计基础》
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版图几何设计规则
层次
人们把设计过程抽象成若干易 于处理的概念性版图层次,这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
(4)布线层选择。
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《集成电路设计基础》
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布线规则
2019/11/13
《集成电路设计基础》
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5 版图设计及版图验证
版图设计一般包括:
基本元器件版图设计 布局和布线 版图分析与检验
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《集成电路设计基础》
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版图设计及版图验证
版图的构成
版图由多种基本的几何图形所构成。 常见的几何图形有:
《集成电路设计基础》
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半定制标准单元示意图
抽象图是把版图中与布局布线有关的图 形信息抽出来而删去其他信息所形成的 图形。 其中包括:单元的边界、电源线、地线、 N阱、硅栅、输入/输出的脚(PIN)等以 及其他必要的信息。
IC版图设计课程
目录第1章绪论 (1)1.1版图设计基础知识 (1)1.1.1 版图设计方法 (1)1.1.2 版图设计规则 (1)1.2标准单元版图设计 (2)第2章:D触发器介绍 (6)2.1 D触发器简介 (6)2.2维持阻塞式边沿D触发器 (6)2.3真单相时钟(TSPC)动态D触发器 (7)第3章 0.35um工艺基于TSPC原理的D触发器设计 (9)3.1电路原理图设计 (9)3.2 创建 D触发器版图 (10)3.3设计规则的验证及结果 (11)第4章课程设计总结 (13)参考文献 (14)第1章绪论1.1版图设计基础知识集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。
他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。
对于复杂的版图设计,一般把版图设计分成若干个子步骤进行:划分为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连,并进一步优化布线结果。
压缩是布线完成后的优化处理过程,他试图进一步减小芯片的面积。
1.1.1 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分,可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分,则可把设计方法分成全定制(fullcustom)和半定制(semicustom)2大类。
而对于全定制设计模式,目前有3种CAD工具服务于他:几何图形的交互图形编辑、符号法和积木块自动布图。
对于两极运算放大器版图设计的例子,采用的是Tanner公司的LEdit软件。
这是一种广泛使用在微机上的交互图形编辑器。
集成电路版图设计基础第二章:基本IC单元版图设计
电流 10 1 2 3 4 5 80 6 7 8
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basics of ic layout design
3
基本IC单元版图设计 – 电阻
方块/薄层电阻: - 设计/工艺/规则手册: 薄层电阻(率)ρ - 对于薄层电阻,同一种材料层,不同制造商的数值会有所不同,其中 一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值(R=V/I)。 - ic中典型的电阻值: poly栅: 2~3欧姆/方 metal层: 20~100m欧姆/方 diffusion: 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围: 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式: R = (L/W)* ρ
3
5
高阻值电阻的狗骨结构
方块数=5+2个拐角=6方
school of phye basics of ic layout design 13
4
基本IC单元版图设计 – 电阻
设计的重要依据: 电流密度 - 对于选择电阻的宽度,电流密度是重要的。 如果需要通过电阻大量的电流,你会使用一个大的、粗的线。 - 电流密度是材料中能够可靠流过的电流量。 工艺手册中有关于某些特定材料电流密度的介绍,工艺中任何能够被 用于传导电流的材料都有一个对应的电流密度,制造商的这些数据是 根据薄层厚度来确定的。 典型的电流密度大约是“每微米宽度0.5mA”。和宽度有关是因为设计 得越宽,能够通过的电流越多。 - 有时,在工艺手册中会告知“熔断电流”大小,就是在一定的时间内 毁 坏电阻所需的电流大小。 Imax = D * W Imax:最大允许可靠流过的电流mA D: 材料的电流密度 mA/um W: 材料的宽度 um
集成电路版图设计基础第2章:基本IC单元版图设计
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basics of ic layout design
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基本IC单元版图设计 – CMOS layout
• 器件连接技术: - 可以用金属线将分开的poly栅条连接起来,这种连接方法最可靠。 - 源漏共用、器件分裂和减少寄生是贯穿CMOS版图设计的基本技术。
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basics of ic layout design
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基本IC单元版图设计 – CMOS layout
• 器件连接技术: - 如果希望节省更多的面积,可以没有必要将源漏区的接触孔沿着整个 沟道宽度方向都开出,此时可以将连线跨越器件而节省面积。 多开接触孔的目的是为了减小器件的接触电阻,如果舍弃太多的接触 孔,接触电阻可能会高于你的允许值。
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basics of ic layout design
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基本IC单元版图设计 – 电阻
• 电阻材料:
常用的电阻材料是多晶硅。 较厚的多晶硅薄层有较低的电阻值(有较多的空间让电流流过,传导 电流的能力较强),较薄的多晶硅薄层有较大的电阻值。 其他因素,如材料的类型、长度、宽度等也将改变电阻值。 对于一个给定的集成电路工艺,可以认为薄膜厚度是常数,它是我们 不能改变的参数之一。对于一个给定的材料,我们能够改变的只有长度 和宽度。
集成电路版图设计基础
basics of IC layout design
instructor: Jiang hao e-mail:jianghao@
第二章 基本IC单元版图设计 • 基本IC单元版图 CMOS版图 电阻 电容 双极晶体管 二极管 电感
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集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1.硅片制备主要包括(直拉法)、(磁控直拉法)和(悬浮区熔法)等三种方法。
2.简述外延工艺的用途。
答:外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管,衬底为重掺杂的硅单晶(n +),在衬底上外延十几个微米的低掺杂的外延层(n ),双极型晶体管(NPN )制作在外延层上,其中b 为基极,e 为发射极,c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压,低的集电极串联电阻,性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中,各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应,避免硅表面氧化物的淀积,而且硅片表面更光滑,损伤小,芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3.简述二氧化硅薄膜在集成电路中的用途。
答:二氧化硅是集成电路工艺中使用最多的介质薄膜,其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括:器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4.为什么氧化工艺通常采用干氧、湿氧相结合的方式?答:干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内,氧气与硅表面的原子反应生成二氧化硅。
其特点:二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶;生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水(95℃),氧气中携带一定量的水汽,使氧化气氛既含有氧,又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用,氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二:低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计,实现低功耗的目的, 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面,同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计,需要采用优化的版图设 计方法,如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析(T)
03
02
电学参数分析(P/R/O)
电磁兼容性分析(EMC)
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路,分为组合逻 辑电路和时序逻辑电路。在版图设计中,需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程,确保版图设计具有良好的可制 造性。
集成电路的设计基础42页PPT文档
(1)设计步骤:①~⑤(见P153)
(2)设计原则:根据电路和管子参数选择尺寸和图 形,不满足时要再作修改。
(3)常用的几种晶体管图形如下: ① 单基极条图形(适合于高频小功率管) ② 双基极条图形(适合于输出管) ③ 基极和集电极引线孔都是马蹄形结构 ④ 发射极和集电极引线孔是马蹄形结构 ⑤ 梳形结构
• 对同类晶体管 • 对横向PNP晶体管 • 对电阻 • PN结隔离沟接最低电位
– 在以上原则划分下,综合考虑,灵活划分。22Fra bibliotek04.2020
《集成电路设计基础》
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双极型晶体管版图设计
• 几何对称设计 • 热对称设计 • 图形尺寸选择原则
22.04.2020
《集成电路设计基础》
8
几何对称设计
• 模拟电路为避免“失调”(失调电压和 失调电流)产生,在版图设计上采用 “几何对称设计”。
22.04.2020
《集成电路设计基础》
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双极型晶体管版图设计
• 划分隔离区:
– 集成电路里的晶体管、二极管、电阻元件是制作在 同一半导体衬底基片上的,由于它们所处的电位各 不相同,因此必须进行电性能隔离。最后用铝线互 连来构成功能电路。
22.04.2020
《集成电路设计基础》
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隔离区的划分原则
由图可见,当多晶硅穿过有源区时,就形成了
一个管子。在图中当多晶硅穿过N扩散区时,形
成NMOS,当多晶硅穿过P扩散区时,形成PMOS。
表示栅极g
表示栅极g
s
Wd
s
d
d
s
L
表示源极和漏极的
n型扩散区
表示源极和漏极的 p型扩散区
集成电路模拟版图设计基础
GND
电路图
版图
第一部分:了解版图
2. 版图的意义: 3. 1)集成电路掩膜版图设计师实现集成电路制造
所必不可少的设计环节,它不仅关系到集成电路 的功能是否正确,而且也会极大程度地影响集成 电路的性能、成本与功耗。 4. 2)它需要设计者具有电路系统原理与工艺制造 方面的基本知识,设计出一套符合设计规则的 “正确”版图也许并不困难,但是设计出最大程 度体现高性能、低功耗、低成本、能实际可靠工 作的芯片版图缺不是一朝一夕能学会的本事。
第四部分:版图设计艺术
6)保证对称性 6.1 轴对称的布局 6.2 四角交叉布局 6.2.1 缓解热梯度效应和工艺梯度效应的影响 6.2.2 连线时也要注意对称性 同一层金属 同样多的瞳孔 同样长的金属线 6.3 器件之间、模块之间,尽量让所有东西布局对称 7)信号线匹配 7.1 差分信号线,彼此靠近,相同长度 7.2 寄生效应相同,延迟时间常数相同,信号上升下降时间相同 8)器件尺寸的选择 8.1 相同的宽度 8.2 尺寸大些 8.2.1 工艺刻蚀偏差所占的比例小些
2.1器件 2.1.2 电阻 选择合适的类型,由电阻阻值、方块电
阻值,确定 W、L;R=L/W*R0
电阻类型
电阻版图
第二部分:版图设计基础
2.1器件 2.1.3 电容
1) 电容值计算C=L*W*C0 2) 电容分类:
poly电容 MIM电容 基于单位面积电容值 MOS电容 源漏接地,基于栅电容, C=W*L*Cox
IC模拟版图设计
第三部分:版图的准备 必要文件 设计规则 DRC文件 LVS文件
第三部分:版图的准备
1. 必要文件 PDK *.tf display.drf DRC LVS cds.lib .cdsenv .cdsinit
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角,用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工:从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程,但中间是否会 带来误差?
引言
一个版图的例子:
习)
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少?
设计规则的运用
• TASK3:设计一个简单开关电容电路 (练习)
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算?
《集成电路版图设计》(第二章)PPT课件
方式二:选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口:
✓ nwell是N 阱,PMOS管做在N阱中; ✓ ndiff是N型扩散区,也叫N型有源区(active),用来做NMOS管; ✓ pdiff是P型扩散区,也叫P型有源区,用来做PMOS管; ✓ nimp是N型扩散区注入层; ✓ pimp是P型扩散区注入层; ✓ poly是多晶层,主要用来做管子的栅极; ✓ cont是接触孔contact; ✓ metal1是一铝层; ✓ via1是一铝层和二铝层之间的连接孔,称为通孔; ✓ metal2是二铝层; ✓ pad是压焊点所在的层; ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置(续)
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备(续)
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口:
集成电路的版图设计
27
2. 微米设计规则,又称自由格式规则
——80年代中期,为适应VLSI MOS电路制造工 艺,发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计,灵活性大, 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中,基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然,在这种方法所规定的规则 中,对于一个设计级别,就要有一整套数字, 因而显得烦琐。但由于各尺寸可相对独立地选 择,所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
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p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si:取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上, 因此, 铝的宽度和间距都要大些,以免短路或断铝。 diff-poly:无关多晶硅与扩散区不能相互重叠, 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔: 孔的大小:22 diff、poly的包孔:1 孔间距:1
设计铝条时,希望铝条尽量短而宽。铝 条本身也要引入串连电阻,因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交,在不可避免的交叉线时,可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距,也可从电阻上穿过,但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时,要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式,因为扩散条不仅带来附加 电阻和寄生电容,同时还占据一定面积。 46
《集成电路版图设计》课件(第二章)
基于Cadence系统的 全定制版图设计基础
方式二:选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口:
nwell是N 阱,PMOS管做在N阱中; ndiff是N型扩散区,也叫N型有源区(active),用来做NMOS管; pdiff是P型扩散区,也叫P型有源区,用来做PMOS管; nimp是N型扩散区注入层; pimp是P型扩散区注入层; poly是多晶层,主要用来做管子的栅极; cont是接触孔contact; metal1是一铝层; via1是一铝层和二铝层之间的连接孔,称为通孔; metal2是二铝层; pad是压焊点所在的层; 其它还包括一些特殊器件上的标识层等等
基于Cadence系统的 全定制版图设计基础
数字部分
四、D508项目总体逻辑图
基于Cadence系统的 全定制版图设计基础
模拟部分
基于Cadence系统的 全定制版图设计基础
第二部分、D508项目版图输入准备
一、设计规则准备
4)逻辑图输入完成后的检查
基于Cadence系统的 全定制版图设计基础
从Design菜单当中选择Check and Save, 会显示错误(errors)或者警告(warnings) 的数量。若有错误或者警告,则会在逻辑 图上相应的地方显示一个黄色的叉号,并 且高亮(HighLight)显示。
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
集成电路版图基础.pdf
由一个NMOS,一个PMOS组成, 先画出两个正确尺寸的mos版图, 然后对mos的四端进行连线。
第二部分:版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图,相对应的电 阻类型应当由哪些层的图形组成,这个参照厂家提供的design rule。
1)集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节,它不仅关系到集成电路的功能是 否正确,而且也会极大程度地影响集成电路的性能、 成本与功耗。
2)它需要设计者具有电路系统原理与工艺制造方面的 基本知识,设计出一套符合设计规则的“正确”版 图也许并不困难,但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分:版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图,版图设计完成后,将版图的数据发 给foundry,foundry收到数据后按照数据制作掩膜版(mask), mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分:了解版图
3. 版图的意义:
第四部分:版图的艺术(这个作为后期目标,暂作了解)
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分:了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
集成电路版图基础
2.2.1金属
金属连线: Metal1,Metal2,Metal3,Metal4……
2.2.2 通孔
用来连接各层金属的过孔: cont, Via1,Via2,Via3……
第二部分:版图设计基础
典型工艺:CMOS N阱 1P4M工艺剖面图
连线与孔之间的连接
第二部分:版图设计基础
3. 版图编辑器
第一部分:了解版图
4. 版图的工具:
– Cadence
Virtuoso Dracula Assura Diva
– Mentor
calibre
– Spring soft
laker
第一部分:了解版图
5. 版图的设计流程
熟悉所选foundry的工艺文件(Design rule) 查看电路,理解电路(跟designer充分沟通) 对电路按照Design rule来进行版图设计 对设计好的版图模块进行DRC/LVS 的verify
电路转换为选定工艺的版图,版图设计完成后,将版图的数据发 给foundry,foundry收到数据后按照数据制作掩膜版(mask), mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分:了解版图
3. 版图的意义:
第四部分:版图的艺术(这个作为后期目标,暂作了解)
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分:了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
集成电路模拟版图设计基础106页PPT
1. 模拟版图和数字版图的首要目标 2. 首先考虑的三个问题 3. 匹配 4. 寄生效应 5. 噪声 6. 布局规划 7. ESD 8. 封装
IC模拟版图设计
第一部分:了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第一部分:了解版图
PMOS版图
第二部分:版图设计基础
2.1 器件
反向器
器件剖面图及俯视图
器件版 图
第二部分:版图设计基础
2.1 器件
2.1.1 MOS管 1)反向器
VDD
3u/0.18u
IN
OUT
1u/0.18u
2)NMOS,PMOS
3)金属连线
GND
4)关于Butting Contact部分
第二部分:版图设计基础
2)它需要设计者具有电路系统原理与工艺制造方面的基 本知识,设计出一套符合设计规则的“正确”版图也 许并不困难,但是设计出最大程度体现高性能、低功 耗、低成本、能实际可靠工作的芯片版图缺不是一朝 一夕能学会的本事。
第一部分:了解版图
3. 版图的工具:
– Cadence
Virtuoso Dracula Assura Diva
IC模拟版图设计
目录
第一部分:了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第二部分:版图设计基础
1. 认识版图 2. 版图组成两大部件 3. 版图编辑器 4. 电路图编辑器 5. 了解工艺厂商
目录
第三部分:版图的准备
1. 必要文件 2. 设计规则 3. DRC文件 4. LVS文件
第二部分:版图设计基础
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W L
oxide poly substrate
top view
cross sectional view
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基本IC单元版图设计 – 电阻
• 多晶硅电阻公式:考虑接触电阻rc - 由于有接触电阻的存在,所以 R = rb + 2rc (rc为两个接触端的接触电阻) - 接触区被认为是有固定长度的。如果接触区的宽度增大,接触电阻将 变小;如果接触区的宽度减小,接触电阻将变大。
R□/Ω 300 200 100 10 20 30 40 50 ideally, R□/Ω=constant W/um R□/Ω 300 200 100 10 20 30 40 50 W/um
actually, R□/Ω increases as “W” decreases
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基本IC单元版图设计 – 电阻
• 多晶硅电阻公式:考虑接触电阻rc - 总接触电阻 Rcontact = rc = Rc/Wc = Ω*um/um (Rc是由接触所决定的电阻因子,单位“Ω*um”;Wc为接触区宽度) - 接触区的宽度可能并不一定和电阻器的宽度相同,它取决于工艺的设 计规则,可能会要求接触区宽度必须小于电阻器宽度。
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基本IC单元版图设计 – 电阻
• 多晶硅电阻公式:基本电阻器版图 - 多晶硅电阻的制造工艺:以硅片作为衬底材料,在衬底上淀积一层多 晶硅,再在多晶硅层上覆盖一层氧化层,形成隔离的绝缘层,然后在 氧化层上刻蚀出用于连接的接触孔。 一般接触孔位于多晶硅的两头。 体区电阻公式: rb = (Lb/Wb)* ρb
基本IC单元版图设计 – CMOS layout
• 器件尺寸设计:如何根据电路性能要求去设计器件的尺寸SPICE: Simulation Program for ICs Emphasis 利用SPICE去确定器件尺寸。
SPECS
mathematical model
SPICE
device size
schematic
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基本IC单元版图设计 – CMOS layout
• 器件连接技术: - 如果希望节省更多的面积,可以没有必要将源漏区的接触孔沿着整个 沟道宽度方向都开出,此时可以将连线跨越器件而节省面积。 多开接触孔的目的是为了减小器件的接触电阻,如果舍弃太多的接触 孔,接触电阻可能会高于你的允许值。
on
off
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计:大尺寸器件的设计 - 寄生栅电阻可减慢寄生电容的充放电速度,即存在一个RC时间常数。 - 晶体管的长度,即沟道长度,决定了晶体管开关的速度,因此,栅的 长度是不允许改变的,同时,也必须维持相同的有效栅宽。 - 由于栅长和有效栅宽是不能改变的,也即栅面积,栅寄生电容不能改 变,所以只有改变寄生电阻来改变RC时间常数,寄生电阻的改变可以 通过并联n个1/n宽的晶体管来使得寄生电阻减少为原来的(1/n)2。 - 版图要尽量使用“源漏区共用”技术(源漏可以互换!).
• 阱连接、衬底连接: - 为了阻止衬底和阱之间的寄生二极管因正向导通而出现闩锁效应,将 n阱接最正的电源,p衬底接最负的电源。这种连接称为“阱连接”和 “衬 substrate 底连接”。
well contact region contact region
V+
X X X
N well
X X X
X X X
I S D II III IV
G
big size MOS
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split into four parts
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simple mode
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基本IC单元版图设计 – CMOS layout
• 器件连接技术: - poly能够作为引线使用。 但是poly的电阻远大于金属,建议仅对非常短的距离采用poly连线。
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• 天线效应: - 另一个工艺问题是,采用RIE刻蚀的第一层金属,也会产生电压,而 传到与之连接的晶体管栅上,产生天线效应一样的效果。可在衬底上 制作一个小二极管并与晶体管栅金属相连,而限制所产生的电压幅 度。称为“栅钳位二极管”或者“NAC(Net Area Check)二极 管”。 - 并不是所有的栅都需要NAC二极管保护,如果一个栅用金属连接到另 一个器件的源漏区,则那个器件源漏对衬底的二极管起到钳位作用。
电流 10 1 2 3 4 5 80 以电流流动的方向作为长度方向
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6
7
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基本IC单元版图设计 – 电阻
• 方块/薄层电阻: - 设计/工艺/规则手册: 薄层电阻(率)ρ - 对于薄层电阻,同一种材料层,不同制造商的数值会有所不同,其中 一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值(R=V/I)。 - ic中典型的电阻值: poly栅: 2~3欧姆/方 metal层: 20~100m欧姆/方 diffusion: 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围: 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式: R = (L/W)* ρ
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计:大尺寸器件的设计 - 我们将理想化的晶体管连接在栅电阻的末端,栅电容则连接在栅极 和衬底之间。
S A input signal of G G on off D input signal of A
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• 天线效应: - cmos晶体管的栅非常脆弱并容易损坏。 - 天线效应,是指多晶硅在采用反应离子刻蚀RIE的过程中, 由于RIE 反应室多达2000多伏的高压而在多晶硅栅上积累电荷,如果多晶硅栅 面积较大,电荷积累较多,则产生相应的电压,而使栅氧化层被损坏 并导致晶体管失效。 - 可以将栅条分成一些较小的块, 减少每个小块上产生的电压,而 不至于损坏器件。因此,相比于 用多晶硅连接所有的栅,采用金 属将分开的栅连接起来将是更安 全,更有效可靠的方法。
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基本IC单元版图设计 – CMOS layout
• 紧凑型版图: “尽量将器件设计成矩形。” 为何将p型器件全放在一个共用的n阱里? 因为:1) 设计规则规定n阱之间的间距远大于晶体管之间的间距。 2) 共用n阱技术可以减小电路面积。 同样,n型器件也被放臵在共用的区域,或是p阱,或是p型衬底。 • 棒状图: - 通常棒状图中,将p型器件放臵在顶部,n型器件放臵在底部。 以“x”表示器件接触点连接的位臵。 一两条平行的竖线表示扩散区断开点的位臵。 - 混合棒状图:是指采用扩散区的矩形代替棒图,它给以更多器件的感 觉,更接近于真实版图。
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基本IC单元版图设计 – CMOS layout
• 器件尺寸设计:大尺寸器件的设计
200u/1u
50u/1u
“细长的晶体管存在问题。” - 对于FET工作而言,有氧化 层绝缘是好的,也是必需的, 但它引入的电容却是不好的。 - 对于细长的晶体管,不仅存 在电容,细长的栅还会引入电 阻。
集成电路版图设计基础
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instructor: Jiang hao e-mail:jianghao@
第二章 基本IC单元版图设计 • 基本IC单元版图 CMOS版图 电阻 电容 双极晶体管 二极管 电感
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• 阱连接、衬底连接: - 对于衬底连接和阱连接有一些规则,这些规则说明每隔多大距离必须 设臵一个阱连接区,阱连接区距离晶体管应该有多近。有些规则还说 明衬底/阱连接的频度时多少。如“每50um至少有一个阱连接点”。 - 在做任何布线之前先设臵阱连接和布线连接。
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• 器件尺寸设计:如何根据电路性能要求去设计器件的尺寸?要设 计多大的重叠区呢?我们的矩形要画得大些还是小一些呢?
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