2位二进制数据比较器实验报告

2位二进制数据比较器实验报告

一实验目的

1.熟悉Quartus II软件的基本操作

2.学习使用Verilog HDL进行设计输入

3.逐步掌握软件输入、编译、仿真的过程

二实验说明

输入信号输出信号

A1 A0 B1 B0 EQ LG SM

0 0 0 0 1 0 0

0 0 0 1 0 0 1

0 0 1 0 0 0 1

0 0 1 1 0 0 1

0 1 0 0 0 1 0

0 1 0 1 1 0 0

0 1 1 0 0 0 1

0 1 1 1 0 0 1

1 0 0 0 0 1 0

1 0 0 1 0 1 0

1 0 1 0 1 0 0

1 0 1 1 0 0 1

1 1 0 0 0 1 0

1 1 0 1 0 1 0

1 1 1 0 0 1 0

1 1 1 1 1 0 0

逻辑表达式：

三实验要求

1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真

2、采用结构描述方式和数据流描述方式

3、完成对设计电路的仿真验证

A1

A0

EQ

B1 comp_2

LG

本次实验是要设计一个2位的二进制数据比较

器。该电路应有两个数据输入端口A、B，每个端口的

数据宽度为2 ，分别设为A0、A1和B0、B1、A0、B0

为数据低位，、B1为数据高位。电路的输出端口分

别为EQ（A=B 的输出信号）、LG（A>B时的输出信号）

和SM（A

四、实验过程

1 程序代码

(1)

module yangying(A,B,EQ,LG,SM);

input [1:0]A,B;

output EQ,LG,SM;

assign EQ=(A==B)1'b1:1'b0; assign LG=(A>B)1'b1:1'b0;

assign SM=(A

endmodule

(2)

module yangying(A,B,EQ,LG,SM);

input [1:0]A,B;

output EQ,LG,SM;

reg EQ,LG,SM;

always@(A or B)

begin

if(A==B)

begin

EQ<=1'b1;

LG<=1'b1;

SM<=1'b1;

end

else if(A>B)

begin

EQ<=1'b1;

LG<=1'b0;

SM<=1'b0;

end

else

begin

EQ<=1'b0;

LG<=1'b0;

SM<=1'b1;

end

end

endmodule

2 仿真结果

五、实验体会

通过2位二进制数据比较器的设计，使我们更加熟悉Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。