2位二进制数据比较器实验报告
新版数字电路实验指导书
数字电子技术实验指导书适用专业：电子信息工程、应用电子浙江师范大学电工电子实验教学中心冯根良张长江目录实验项目实验一门电路逻辑功能的测试……………………………………验证型（1）实验二组合逻辑电路Ⅰ（半加器全加器及逻辑运算）…………验证型（7）实验三组合逻辑电路Ⅱ（译码器和数据选择器）………………验证型（13）实验四触发器………………………………………………………验证型（17）实验五时序电路（计数器、移位寄存器）………………………验证型（22）实验六组合逻辑电路的设计和逻辑功能验证……………………设计型（27）实验七 D/A-A/D转换器……………………………………………设计型（34）实验八 555定时的应用……………………………………………设计型（41）实验九集成电路多种计数器综合应用……………………………综合型（46）实验一门电路逻辑功能及测试一、实验目的1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。
2. 掌握数字电路实验箱及示波器的使用方法。
3、学会检测基本门电路的方法。
二、实验仪器及材料1、仪器设备：双踪示波器、数字万用表、数字电路实验箱2. 器件：74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片三、预习要求1. 预习门电路相应的逻辑表达式。
2. 熟悉所用集成电路的引脚排列及用途。
四、实验内容及步骤实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。
注意集成块芯片不能插反。
线接好后经实验指导教师检查无误方可通电实验。
实验中改动接线须先断开电源，接好线后再通电实验。
1.与非门电路逻辑功能的测试（1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC 座，按图1.1接线、输入端1、2、4、5、分别接到K 1~K 4的逻辑开关输出插口，输出端接电平显示发光二极管D 1~D 4任意一个。
数字电子技术基础实验二 组合逻辑电路设计
数字电子技术基础实验报告题目：实验二组合电路设计小组成员：小组成员：1.掌握全加器和全减器的逻辑功能；2.熟悉集成加法器的使用方法；3.了解算术运算电路的结构；4.通过实验的方法学习数据选择器的结构特点、逻辑功能和基本应用。
二、实验设备1.数字电路实验箱；2.Quartus II 软件。
三、实验要求要求1：参照参考内容，调用MAXPLUSⅡ库中的组合逻辑器件74153双四数据选择器和7400与非门电路，用原理图输入方法实现一一位全加器。
（1）用 Quartus II波形仿真验证；（2）下载到 DE0 开发板验证。
要求2：参照参考内容，调用MAXPLUSⅡ库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一位全减器。
（1）用 Quartus II 波形仿真验证；（2）下载到 DE0 开发板验证。
要求3：参照参考内容，调用MAXPLUSⅡ库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISM仿真和FPGA仿真）。
1、74138三线八线译码器原理2、74153双四数据选择器原理3、全加器原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。
图一图一是全加器的符号，如果用i A，i B表示A,B两个数的第i位，1i C 表示为相邻低位来的进位数，i S表示为本位和数（称为全加和），i C表示为向相邻高位的进位数，则根据全加器运算规则可列出全加器的真值表如表一所示。
表一可以很容易地求出S 、C 的化简函数表达式。
i i i-1i i i-1i i ()i i S A B C C A B C A B =⊕⊕=⊕+用一位全加器可以构成多位加法电路。
由于每一位相加的结果必须等到低一位的进位产生后才能产生（这种结构称为串行进位加法器），因而运算速度很慢。
为了提高运算速度，制成了超前进位加法器。
这种电路各进位信号的产生只需经历以及与非门和一级或非门的延迟时间，比串行进位的全加器大大缩短了时间。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。
本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。
实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。
通过对二进制数的逐位相加，我们可以得到正确的结果。
首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。
最后，将得到的结果输出。
实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。
数字比较器可以比较两个数字的大小，并输出比较结果。
通过使用数字比较器，我们可以实现各种判断和选择的功能。
比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。
实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。
通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。
比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。
实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。
时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。
比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。
实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。
状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。
状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。
实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。
通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。
2位数据比较器迭代单元
2位数据比较器迭代单元什么是两位数据比较器迭代单元？两位数据比较器迭代单元是一种在数字电路中用来比较两个二进制数的元件。
它可以判断两个输入数的大小关系，并输出相应的比较结果。
这个元件通常由逻辑门电路组成，能够实现在计算机和其他数字系统中进行数字比较的功能。
在计算机和数字系统中，比较操作是一项极为重要的功能。
在任何时候，都会有需要比较两个数的大小关系的情况。
比如，在排序算法中，需要判断两个数的大小来确定它们的相对位置；在控制流程中，需要比较两个数的大小来确定程序的执行顺序；在输入输出处理中，需要比较两个数的大小来进行条件判断等等。
两位数据比较器迭代单元的设计思路来源于简单的比较器电路。
一个简单的比较器电路可以将两个输入数进行比较，并输出它们的大小关系。
然而，对于比较更多位的二进制数，我们需要一种更加高效的设计方法。
其中之一就是使用迭代单元的方式。
迭代单元的基本思想是将比较操作分解为逐位比较的子任务，并通过递归地使用相同的比较器电路来完成整个比较过程。
这种分解的方式使得我们能够通过重复使用同一种电路元件来实现较长位数的比较，从而简化设计，提高效率。
两位数据比较器迭代单元的具体实现方式可以使用多个比较器电路来完成。
比如，对于两个8位的二进制数，可以使用8个1位比较器电路来完成每一位的比较。
然后，对于每一位的比较结果，我们可以通过逻辑门电路来进一步处理，从而得到最终的比较结果。
在实际的设计过程中，我们可以使用逻辑门电路和触发器电路来实现两位数据比较器迭代单元。
逻辑门电路可以用来进行每一位的比较操作，而触发器电路可以用来存储和传输比较结果。
通过将多个逻辑门电路和触发器电路组合在一起，我们可以构建出一个完整的两位数据比较器迭代单元。
两位数据比较器迭代单元的应用非常广泛。
它可以作为计算机和其他数字系统中的基本元件，用于实现各种比较操作。
在现代计算机系统中，比较操作被广泛应用于算术运算、逻辑运算、条件判断等各个方面。
西北工业大学数电实验报告二Quartus和
数字电子技术基础实验报告题目：实验二组合电路实验设计小构成员：小构成员：实验二组合电路实验设计一、实验目的1.经过实验的方法学习数据选择器的电路结构和特色2.掌握数据选择器的逻辑功能及其基本应用3.经过实验的方法学习 74LS138的电路结构和特色4.掌握 74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74153 双四数据选择器和 7400 与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和FPGA实现）要求二：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和 7420 与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和FPGA实现）要求三：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设施（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式变换的基本知识数据选择器和译码器的电路结构及其特色实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件 74153双四数据选择器和 7400与非门，用原理图输入方法实现一位全加器。
（ MULTISIM仿真和 FPGA 实现）（1）建立真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（ Multisim 和QuartusII 中绘制的原理图）：Quartus II中原理图Multisim中原理图（4）波形仿真：（5）记录电路输出结果A B C S C000000001100101001101100101010111001111112、调用MAXPLUSII库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
数字逻辑实验报告 【个人完成版】
全加器真值表
0
0
0
0
0
0
0
1
1
0
0
1
0
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0
0
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0
1
1
1
1
1
1
用与非门和异或门实现全加器的电路图：
Bi
Ci-1
Ai
【实验数据记录及结果分析】
1)经测试，发现所有发光二极管发光时都是高电平，低电平时不发光。
2）对于本实验步骤2：
当X或Y等于1时，发光二极管与脉冲同步闪烁；
0
0
0
1
显然：
对于M
A0B0\A1B1
00
01
11
10
00
0
1
1
1
01
0
0
1
1
11
0
0
0
0
10
0
0
1
0
所以
思考：如果在此基础上增加一个主裁判，构成四人判决电路，应该如何设计？即，只有当三个副裁判中多数赞成且主裁判也赞成时有效。做出其真值表并设计组合电路。
设计：
在原有的三位表决器基础上增加一个输入，与原表决器的输出做与运算，即可实现四人判决功能。
实验地点：A2-402实验时间：2013.6.22/28
实验室名称：国家级计算机实验示范中心
实验
及组合逻辑电路实验
【实验名称】基本门电路的功能和特性及组合逻辑电路实验
【实验学时】4学时
比较器的设计与实现实验报告
比较器的设计与实现实验报告比较器的设计与实现实验报告一、一、 实验目的实验目的1.1. 学习常用组合逻辑的可综合代码的编写；学习常用组合逻辑的可综合代码的编写；2.2. 学习VHDL 语言的编程思想与调试方法；语言的编程思想与调试方法；3.3.学习通过定制LPM 原件实现逻辑设计，通过波形仿真及硬件试验箱验证设计的正确与否。
试验箱验证设计的正确与否。
4.4.设计一个能实现两个二位数大小的比较电路并实现利用LPM 原件实现。
原件实现。
二、二、 实验原理实验原理1.1. 功能功能设A2A2、、A1A1、、B2B2、、B1为输入端，F1F1、、F2F2、、F3为输出端，设A=A2A1A=A2A1。
B=B2B1B=B2B1（（A2A1A2A1，，B2B1表示两位二进制数）。
当A >B 时，时，F1F1为1，F2F2、、F3为0；当A<B 时，时，F2F2为1，F1F1、、F3为0；当A=B 时，时，F3F3为1，F1F1、、F2为0。
A2A1B2B12.2. 实现实现１）ＶＨＤＬ实现１）ＶＨＤＬ实现系统的VHDL 设计通常采用层次化的设计方法，自顶向下划分F1 F2 F3 Ａ＜ＢＡ＜ＢＡ＜Ｂ Ａ＞ＢＡ＞Ｂ Ａ＝ＢＡ＝Ｂ 比较电路系统功能并逐层细化逻辑描述。
VHDL 实体功能的描述可分为结构式、行为式行为式和 寄存器传输级（Register Transfer Level, RTL ）描述三种。
此次实验结构比较简单，采用寄存器传输级描述的实现方式，选用并行信号赋值语句。
实现方式，选用并行信号赋值语句。
２）ＬＰＭ实现２）ＬＰＭ实现参数化模板库参数化模板库（（Library Parameterized Modules, LPM ）提供了一系列可以参数化定制的逻辑功能模块。
采用ＬＰＭ设计方法的主要优势在于设计文件与器件结构无关、高效布线和通用性三方面。
方面。
三、三、 实验内容实验内容1.1. VHDL 实现实现新建VHDL 文件，输入以下代码文件，输入以下代码说明：当VHDL 设计电路反馈时，应将端口声明为buffer 端口，而不是out 端口。
组合逻辑电路的设计和逻辑功能验证
组合逻辑电路的设计和逻辑功能验证一、实验目的1．控制组合逻辑电路的设计主意。
2．学会使用集成电路的逻辑功能表。
二、实验仪器及材料1．数字电路实验箱、双踪示波器、数字万用表。
2．元器件：双输入与门CD4081 1片四异或门CD4070 2片四位数值比较器CD4063 1片三、注重事项及说明1．CMOS门电路的电源电压为+3V—+15V，有些可达18V，实验前应先验证或调节准确，才可给门电路通电，本实验可选+5V供电。
2．门电路的输出端不可直接并联，也不可直接联连电源+5V和电源地，否则将造成门电路永远性损坏。
3．CMOS集成电路的多余输入端不可悬空。
4．实验时应仔细检查，仅当各条联线所有准确无误时，方可通电。
四、实验内容、原理及步骤（1）设计一个一位比较器（大、同、小）的组合电路并验证其逻辑功能。
（2）验证四位数值比较器的逻辑功能。
（3）设计一个八位二进制奇偶检测器的组合电路并验证其逻辑功能。
（4）设计一个两位二进制数比较器（大、同、小）的组合电路（选做）。
CD4081为四双输入与门；CD4070为四异或门，CD4063为四位数值比较器，它们均为CMOS集成电路。
图4-1为上述三种集成电路的引脚功能描述。
第1 页/共5 页图 6-11．一位（大、同、小）比较器的设计及其逻辑功能的验证 ① 按照命题要求列真值表设A 、B 为两个二进制数的某一位，即比较器的输入，M 、 G 、L 为比较器的输出，分离表示两个二进制数比较后的大、同、小结果，其逻辑功能真值表见表4.1。
② 写表达式按照表4.1的真值表，并为了减少门电路的种类，我们做如下的运算： 同 B A B A B A AB B A G ⊕=+=+= 大 )()(B A A B A B A A B A M ⊕=+== 小 )()(B A B B A B A B B A L ⊕=+== X X =⊕1 ③ 画逻辑图按照上述表达式，读者可用两个异或门和两个与门实现上述的大、同、小比较器，并将逻辑图画在表4.1右边的空白处。
数字逻辑电路实验
1.1 数电实验仪器的使用及门电路逻辑功能的测试1.1.1 实验目的（1）掌握数字电路实验仪器的使用方法。
（2）掌握门电路逻辑功能的测试方法。
1.1.2 实验设备双踪示波器一台数字电路实验箱一台万用表一块集成芯片：74LS00、74LS201.1.3 实验原理图1.1是TTL系列74LS00（四2输入端与非门）的引脚排列图。
Y A B其逻辑表达式为：=⋅图1.2是TTL系列74LS20（双4输入端与非门）的引脚排列图。
Y A B C D其逻辑表达式为：=⋅⋅⋅与非门的输入中任一个为低电平“0”时，输出便为高电平“1”。
只有当所有输入都为高电平“1”时，输出才为低电平“0”。
对于TTL逻辑电路，输入端如果悬空可看作逻辑“1”，但为防止干扰信号引入，一般不悬空。
对于MOS逻辑电路，输入端绝对不允许悬空，因为MOS电路输入阻抗很高，受外界电磁场干扰的影响大，悬空会破坏正常的逻辑功能，因此使用时一定要注意。
一般把多余的输入端接高电平或者和一个有用输入端连在一起。
1.1.4 实验内容及步骤（1）测量逻辑开关及电平指示功能用导线把一个数据开关的输出端与一个电平指示的输入端相连接，将数据开关置“0”位，电平指示灯应该不亮。
将数据开关置“1”位，电平指示灯应该亮。
以此类推，检测所有的数据开关及电平指示功能是否正常。
（2）检测脉冲信号源给示波器输入脉冲信号，调节频率旋钮，可观察到脉冲信号的波形。
改变脉冲信号的频率，示波器上的波形也应随之发生变化。
（3）检测译码显示器用导线将四个数据开关分别与一位译码显示器的四个输入端相连接，按8421码进位规律拨动数据开关，可观察到译码显示器上显示0～9十个数字。
（4）与非门逻辑功能测试①逻辑功能测试将芯片74LS20中一个4输入与非门的四个输入端A、B、C、D分别与四个数据开关相连接，输出端Y与一个电平指示相连接。
电平指示的灯亮为1，灯不亮为0。
根据表1.1中输入的不同状态组合，分别测出输出端的相应状态，并将结果填入表中。
2位二进制数据比较器实验报告
2位二进制数据比较器实验报告一实验目的1. 熟悉Quartus II 软件的基本操作2. 学习使用Verilog HDL进行设计输入3. 逐步掌握软件输入、编译、仿真的过程二实验说明口A、B,每个端口的数据宽度为2 ，分别设为AO、A1和B0 B1、A0 B0为数据低位，、B1为数据高位。
电路的输出端口分别为EQ（A=B的输出信号）、LG（A>B时的输出信号）和SM （A<B的输出信号）。
2位二进制数据比较器真值表EQ = A0 ■ A1 ■ B0 ■ Bl + A0 ■ Al * BO * B1 4- AO * Al - BO ・Bl + A0 • Al • B0 • Bl |LG = AO * BO - Bl + AO ■ Al ■ BO 4- Al ■ Bl|SM = AO BO BL 4-AO-Al BO + Al Bl三实验要求1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证四、实验过程1程序代码⑴module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM;assig n EQ=(A==B)?1'b1:1'bO;assign LG=(A>B)?1'b1:1'bO;assign SM=(A<B)?1'b1:1'bO;en dmodule⑵module yan gyi ng(A,B,EQ, LG,SM); in put [1:0]A,B; output EQ,LG,SM; reg EQ,L G,SM;always@(A or B)beginif(A==B)beginEQ<=1'b1;LG<=1'b1;SM<=1'b1;endelse if(A>B) beginEQ<=1'b1;LG<=1'b0;SM<=1'b0;endelsebeginEQ<=1'b0;LG<=1'b0;SM<=1'b1;endend en dmodule2仿真结果五、实验体会通过2位二进制数据比较器的设计，使我们更加熟悉Quartus软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。
数字电路二位数值比较器
数字电子技术基础课程设计报告书题目：2位数值比较器姓名：班级：指导教师：设计时间：2011年3月— 7月民族大学数学与计算机学院一、背景和编写目的随着时代的进步，社会的发展，科学技术的进步，我们会在很多地方用到比较器，比如，在体育竞技场地对一些选手的成绩进行比较，选出他们中的成绩优异者；我们为了比较一下不同物品的参数，我们可以利用一些科学技术来实现这些功能，使得我们的工作效率得以提高，减少了我们认为的工作量。
本次设计的目的就是通过实践掌握数字电路的分析方法和设计方法，了解了解EDA技术和maxplus2软件并掌握VHDL硬件描述语言的设计方法和思想。
以数字电子技术基础为指导，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识和基本单元电路的综合设计应用。
通过对比较器的设计，巩固和综合运用所学知识，提高分析、解决计算机技术实际问题的独立工作能力。
比较器有2位数比较器，4位数比较器，8位数比较器等多种。
本课程设计就是两位数比较器，可以实现2位二进制数值的比较。
二、EDA和VHDL的介绍EDA技术EDA技术的概念EDA是电子设计自动化(E1echonics Des5p AM•toM60n)的缩写。
由于它是一门刚刚发展起来的新技术，涉及面广，内容丰富，理解各异。
从EDA技术的几个主要方面的内容来看，可以理解为：EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计电子系统到硬件系统的一门新技术。
EDA技术的特点采用可编程器件，通过设计芯片来实现系统功能。
采用硬件描述语言作为设计输入和库(LibraLy)的引入，由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分工作故在芯片的设计中进行。
由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，有效增强了设计的灵活性，提高了工作效率。
EDA实验报告（四选一、四位比较器、加法器、计数器、巴克码发生器）
EDA实验报告（四选⼀、四位⽐较器、加法器、计数器、巴克码发⽣器）实验1 4选1数据选择器的设计⼀、实验⽬的1.学习EDA软件的基本操作。
2.学习使⽤原理图进⾏设计输⼊。
3.初步掌握器件设计输⼊、编译、仿真和编程的过程。
4.学习实验开发系统的使⽤⽅法。
⼆、实验仪器与器材1.EDA开发软件⼀套2. 微机⼀台3. 实验开发系统⼀台4. 打印机⼀台三、实验说明本实验通过使⽤基本门电路完成4选1数据选择器的设汁，初步掌握EDA设计⽅法中的设汁输⼊、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择⾼、低电平开关作为输⼊，选择发光⼆极管显⽰输出电平值。
本实验使⽤Quartus II软件作为设计⼯具，要求熟悉Quartus II软件的使⽤环境和基本操作，如设计输⼊、编译和适配的过程等。
实验中的设计⽂件要求⽤原理图⽅法输⼊，实验时，注意原理图编辑器的使⽤⽅法。
例如，元件、连线、⽹络爼的放巻⽅法和放⼤、缩⼩、存盘、退岀等命令的使⽤。
学会管脚锁定以及编程下载的⽅法等。
四、实验要求1.完成4选1数据选择器的原理图输⼊并进⾏编译；2.对设计的电路进⾏仿真验证：3.编程下载并在实验开发系统上验证设计结果。
五、实验结果管脚分配:N;如kne DteOwn LccatMi Pwecgj G【c^p I/ODo-l 2 GC6P I ifo Xfl-c t nk A Igt PHJ V21Bl NO AS-VLUTrifd2?B Irpjt PIW.VI DJ_W ^>VLVTTl(d 3? co1r(xt P1M IPS5a^Lumid 庐Cl Irpul P1W.KC654a>vivin(d 5* C213P1KLP2S M」JO a>vLum(d 6* C3Inpjt叽⼼：■? ^3-VLVTn(d I* GK incut PJWJtfH7B7JJ1 a>VLUTn(d8o v O J U X A7B7 M J S3-VLVTn(d9<wvx4fr?实验2 四位⽐较器⼀、实验⽬的1. 设计四位⼆进制码⽐较器，并在实验开发系统上验证。
基于VHDL的数值比较器、数据选择器、移位寄存器、60进制计数器、复杂ALU设计实验报告
基于VHDL的数值比较器、数据选择器、移位寄存器、60进制计数器、复杂ALU设计实验报告VHDL实验报告班级:电子学号:姓名:2014/5/23Experiment 1 两位二进制数的大小比较器一、实验目的:(1)熟悉QuartusII的开发环境、熟练掌握编程开发流程。
(2)学习VHDL的基本语法及编程设计。
二、实验内容:数值比较器设计三、实验要求:(1)熟练掌握QuartusII开发环境下对可编程逻辑器件进行程序化设计的整套流程;2)设计输入使用插入语言模板(Insert Template); ((3)在QuartusII开发环境下对设计程序进行时序仿真，将生成的配置文件下载到实验板，进行最终的实物测试验证。
四、实验原理:根据两位二进制数的大小得到对应的比较结果，其电路示意图及电路特性表为: 比较器特性表A B In_s In_l In_e 比较器电路示意图YsYe YlY A > B × × × 0 0 1A[3:0] Yl Number B[3:0] A < B × × × 1 0 0 Ye A = B 0 1 0 0 0 1 In_sYs Comparer In_l A = B 1 0 0 1 0 0 In_e A = B 0 0 1 0 1 0 A = B 0 0 0 × × × A = B × 1 1 × × × A = B 1 × 1 × × × A = B 1 1 × × × ×五、程序编写、调试及仿真(芯片型号:MAX?系列EPM1270T144C5) (1)程序编写:library ieee;use ieee.std_logic_1164.all;2entity Vhdl1 isport(a,b:in std_logic_vector(3 downto 0);ins,inl,ine: in std_logic;ys,ye,yl: out std_logic);end Vhdl1;architecture one of Vhdl1 issignal temps,tempe:std_logic; beginys<=temps;ye<=tempe;yl<=temps nor tempe;process(a,b,ine)beginif (a=b and ine='1')thentempe<='1';elsetempe<='0';end if;end process;process(a,b,ins)beginif(a<b) thentemps<='1';elsif(a=b and ins='1') then temps<='1';elsetemps<='0';end if;end process;end one;(2)功能仿真:3(3)芯片引脚设定:(4)适配下载结果六、结果分析本实验实现了两位二进制数的比较。
数值比较器
FA＜B 7 GND 8
16 VCC 15 A3 14 B2 13 A2 12 A1 11 B1 10 A0 9 B0
74LS85的示意框图
74LS85的引脚图
A3 B3
4位数值比较器74LS85的功能表
输
入
输出
A2 B2 A1 B1 A0 B0 IA>B IA<B IA=B FA>B FA<B FA=B
B3A3~B0A0
A0 B0 A1 B1 A2 B2 A3 B3
B7A7~B4A4
A4 B4 A5 B5 A6 B6 A7 B7
A0 B0 A1 B1 A2 B2 A3 B3
0
IA＞B
0
IA＜B
低位片C0
1
IA=B FA=B
FA＜B
FA＞B
A0 B0 IA＞B
IA＜B
A1 B1 A2 B2 A3 B3
C3
IA＜B
FA ＜
B
FA ＞ IA=B
B
0
B3 A3 B2 A2 B1 A1 B0 IAA0＞B
B3 A3 B2 A2 B1 A1 B0 A0
0
IA＞B
0
B3 A3 B2 A2 B1 A1 B0 A0 IA＞B
0
0
C2
IA＜B
0
C1
IA＜B
0
C0
IA＜B
0
1
FA ＜
FA ＞ IA=B
1
B
B
FA ＜
数据选择的功能：在通道选 择信号的作用下，将多个通 道的数据分时传送到公共的 数据通道上去的。
I0 I1
I 2n1
VHDL语言实验指导书
浙江工商大学计算机与信息工程学院 开放实验项目实验指导书
基于 VHDL 的数字逻辑电路设计
指导教师：
傅均
开放地点： 信息楼 119 室
图 1. HST 实验板及包含硬件资源
《基于 VHDL 的数字逻辑电路设计》实验指导书 傅均 V3.0
第2页
图 2. EPM240T100C5 芯片引脚和对应板上资源连接
注意 1: CPLD 的第 9、13、31、45、59、63、80、94 引脚已经接 Vcc 3V；CPLD 的第 10、11、32、46、60、65、79、93 引脚已经接 GND 0V。CPLD 的第 22、 23、24、25 引脚已经用于 JTAG 下载器连接。第 64 引脚已经设置为时钟输入 GCLK3（11MHz）。
开放时间： 第 11-15 周三 10-12 节
电子邮箱： junfu@mail.
2012 年 4 月-6 月 版本 V3.0
目录
1、实验说明和注意事项………………………………………………...(1) 2、实验设备与资源介绍………………………………………………...(1) 3、实验内容与要求…………………………………………………...…(4)
实验一 常用组合逻辑电路设计
一、 实验目的
1 ．初步掌握 VHDL 语言的基本单元及其构成。 2 ．了解 VHDL 中的顺序语句和并行语句，掌握 process 语句、信号赋值语句等。 3 ．学习 Quartus II 9.1 软件的基本操作，掌握文本输入法设计数字电路的过程。 4 ．学会编写 3-8 译码器、数值比较器等简单的常用组合逻辑电路。
西北工业大学数电实验报告二Quartus和Multisim
数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）要求二：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和 FPGA 实现）要求三：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果A B C S C00 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 12、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
实验二(新版)组合逻辑电路(一)
电子科技大学中山学院学生实验报告系别：机电工程学院专业：自动化课程名称：数字逻辑设计及应用实验成绩：教师签名：批改时间：1.实验目的与要求通过实验，能够掌握加法器和数据选择器的原理和应用。
2.实验设备●硬件：PC机一台数字电路实验教学平台一台●软件：Quartus II 集成开发环境3.实验内容(1) 运用7483实现4位以内二进制加法;(2) 利用比较器(7485)实现4位二进制数的比较。
4.实验预习要求仔细阅读课本第五章的加法器和数码比较器，理解加法器和数码比较器的原理和功能。
5.实验原理(1) 7483是具有先行进位功能的4位进制全加器，7483的逻辑符号如图2.1所示。
实现2个3位二进制数相加，只要将2个加数分别置于A2A1A0和B2B1B0，并将A3、B3和C0置“0”，相加的结果是4位以内的二进制数，在S3S2S1S0上输出，输出结果通过4个LED灯显示。
在实验过程2个加数A2A1A0和B2B1B0，可以通过V CC或者GND设置成高电平或者低电平，也可以通过拨码开关设置加数。
图2.1 7483 逻辑符号(2) 数码比较器简称比较器，用于比较2个数的大小，并给出“大于”、“小于”和“等于”三种比较结果。
2个多位进制数比较大小的典型方法是从高位开始，逐位比较，若高位不同，则结果立现，不必再对低位进行比较；若高位相等，则比较结果由低位的比较位的比较结果决定。
如图2.2所示为采用并行比较结构的4位二进制数比较器7485的逻辑符号，其功能表如表2.1所示。
参加比较的2个4位二进数A2A1A0和B2B1B0可以通过VCC或者GND设置成高电平或者低电平，也可以通过拨码开关设置加数。
结果可以通过接在ALBO、AEBO、AGBO 的LED灯亮暗状态反映出来。
图2.2 7485 逻辑符号表2.1 7485 功能表。
比较器实验报告
比较器实验报告比较器实验报告引言：比较器是电子电路中常见的一个模块，用于比较两个电压信号的大小。
在实际应用中，比较器广泛应用于模拟电路、数字电路以及各种自动控制系统中。
本实验旨在通过搭建一个简单的比较器电路，探究比较器的工作原理和性能特点。
一、实验目的本实验的主要目的是：1. 理解比较器的基本原理和工作方式；2. 掌握比较器的性能参数测量方法；3. 分析比较器的性能特点。
二、实验器材1. 电源供应器2. 函数发生器3. 示波器4. 电阻、电容等元件5. 比较器集成电路三、实验步骤1. 搭建基本比较器电路根据实验要求，搭建一个基本的比较器电路。
将比较器的输入端分别连接到函数发生器和电压源，输出端连接到示波器。
调节函数发生器的频率和幅度，观察示波器上的输出波形。
2. 测量比较器的阈值电压将函数发生器的频率设定为一定值，逐渐增加输入电压的幅度，观察比较器的输出变化。
记录比较器切换输出的电压阈值，即为阈值电压。
3. 测量比较器的响应时间通过改变函数发生器输出信号的频率和幅度，记录比较器的切换时间，即为响应时间。
4. 测量比较器的输出电平保持函数发生器输出信号的幅度和频率不变，逐渐改变输入电压的幅度，记录比较器的输出电平。
5. 分析比较器的性能特点根据实验数据，分析比较器的阈值电压、响应时间和输出电平的关系。
进一步探究比较器的性能特点和应用场景。
四、实验结果与分析根据实验数据，我们得到了比较器的阈值电压、响应时间和输出电平的相关数据。
通过对这些数据的分析，我们可以得出以下结论：1. 阈值电压与输入信号频率无关，但与幅度有关。
随着输入信号幅度的增加，阈值电压也会相应增加。
2. 响应时间与输入信号频率和幅度均有关。
在频率较低的情况下，响应时间较长；而在频率较高的情况下，响应时间较短。
3. 输出电平与输入信号幅度呈正比关系。
输入信号幅度越大，输出电平也越高。
综上所述，比较器是一种非常常见且重要的电子元件，它在各种电子电路和控制系统中起着至关重要的作用。
桂电实验二_三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器
成绩教师签名EDA技术实验报告实验名称：组合＼时序逻辑设计仿真测试实验地点：科技楼322实验批次：9学号: 1000210416姓名：李刚实验日期：2012 年10 月17 日实验二三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器Verilog 实现一、实验目的：通过本次实验掌握三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器的Verilog 语言输入方法，进一步掌握仿真器的使用方法。
二、实验要求：1、利用Verilog 语言设计（三线—八线译码器），并仿真；2、利用Verilog 语言输入方法设计（四选一数据选择器），并仿真；3、利用Verilog 语言输入方法设计（数据比较器），并仿真；4、利用Verilog 语言输入方法设计BCD 译码器，并仿真；三线---八线译码器参考程序：module exam38(a,b,c,y,en);input a,b,c,en;output[7:0] y;reg[7:0] y;always @(en or a or b or c)beginif(en) y=8'b11111111;elsebegincase({c,b,a})3'b000: y<=8'b11111110;3'b001: y<=8'b11111101;3'b010: y<=8'b11111011;3'b011: y<=8'b11110111;3'b100: y<=8'b11101111;3'b101: y<=8'b11011111;3'b110: y<=8'b10111111;3'b111: y<=8'b01111111;endcaseendendendmodule数据选择器参考程序:module example4(z,a,b,c,d,s1,s2,); input s1,s2;input a,b,c,d;output z;reg z;always @(s1 or s2)begincase({s1,s2})2'b00: z=a;2'b01: z=b;2'b10: z=c;2'b11: z=d; endcaseendendmodule数据比较器参考程序:module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0;endmodule两位数据比较器/* 2bit COMPARATOR */module COMP ( A, B, LG, EQ, SM ); input [1:0] A, B;output LG, EQ, SM;assign { LG, EQ, SM } = FUNC_COMP ( A, B ); function [2:0] FUNC_COMP;input [1:0] A, B;if ( A > B )FUNC_COMP = 3'b100;else if ( A < B )FUNC_COMP = 3'b001;elseFUNC_COMP = 3'b010;endfunctionendmodule二进制编码器/* Data Difinision */`define SW_IN0 4'b0001 `define SW_IN1 4'b0010 `define SW_IN2 4'b0100 `define SW_IN3 4'b1000 /* ENCORDER */module ENC ( IN, Y );input [3:0]IN;output [1:0]Y;assign Y = FUNC_ENC ( IN );function [1:0] FUNC_ENC;input [3:0] IN;case ( IN )`SW_IN0:FUNC_ENC = 0;`SW_IN1:FUNC_ENC = 1;`SW_IN2:FUNC_ENC = 2;`SW_IN3:FUNC_ENC = 3;endcaseendfunctionendmoduleBCD 译吗器/* Data Difinision */`define OUT_0 10'b00_0000_0001 `define OUT_1 10'b00_0000_0010 `define OUT_2 10'b00_0000_0100 `define OUT_3 10'b00_0000_1000 `define OUT_4 10'b00_0001_0000 `define OUT_5 10'b00_0010_0000 `define OUT_6 10'b00_0100_0000 `define OUT_7 10'b00_1000_0000 `define OUT_8 10'b01_0000_0000 `define OUT_9 10'b10_0000_0000 `define OUT_ERR 10'b00_0000_0000 /* DECORDER */module DEC ( IN, OUT, ERR );input [3:0]IN;output [9:0]OUT;output ERR;assign {ERR, OUT} = FUNC_DEC ( IN );function [10:0] FUNC_DEC;input [3:0] IN;case ( IN )0:FUNC_DEC = {1'b0, `OUT_0};1:FUNC_DEC = {1'b0, `OUT_1};2:FUNC_DEC = {1'b0, `OUT_2};3:FUNC_DEC = {1'b0, `OUT_3};4:FUNC_DEC = {1'b0, `OUT_4};5:FUNC_DEC = {1'b0, `OUT_5};6:FUNC_DEC = {1'b0, `OUT_6};7:FUNC_DEC = {1'b0, `OUT_7};8:FUNC_DEC = {1'b0, `OUT_8};9:FUNC_DEC = {1'b0, `OUT_9};default:FUNC_DEC = {1'b1, `OUT_ERR};endcaseendfunction实验总结：1.进一步掌握对Quartus的使用。
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2位二进制数据比较器实验报告
一实验目的
1.熟悉Quartus II软件的基本操作
2.学习使用Verilog HDL进行设计输入
3.逐步掌握软件输入、编译、仿真的过程
二实验说明
输入信号输出信号
A1 A0 B1 B0 EQ LG SM
0 0 0 0 1 0 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 0 1 0
0 1 0 1 1 0 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 0 1 0
1 0 0 1 0 1 0
1 0 1 0 1 0 0
1 0 1 1 0 0 1
1 1 0 0 0 1 0
1 1 0 1 0 1 0
1 1 1 0 0 1 0
1 1 1 1 1 0 0
逻辑表达式：
三实验要求
1、完成2位二进制数据比较器的Verilog HDL程序代码输入并进行仿真
2、采用结构描述方式和数据流描述方式
3、完成对设计电路的仿真验证
A1
A0
EQ
B1 comp_2
LG
本次实验是要设计一个2位的二进制数据比较
器。
该电路应有两个数据输入端口A、B，每个端口的
数据宽度为2 ，分别设为A0、A1和B0、B1、A0、B0
为数据低位，、B1为数据高位。
电路的输出端口分
别为EQ（A=B 的输出信号）、LG（A>B时的输出信号）
和SM（A<B的输出信号）。
四、实验过程
1 程序代码
(1)
module yangying(A,B,EQ,LG,SM);
input [1:0]A,B;
output EQ,LG,SM;
assign EQ=(A==B)1'b1:1'b0; assign LG=(A>B)1'b1:1'b0;
assign SM=(A<B)1'b1:1'b0;
endmodule
(2)
module yangying(A,B,EQ,LG,SM);
input [1:0]A,B;
output EQ,LG,SM;
reg EQ,LG,SM;
always@(A or B)
begin
if(A==B)
begin
EQ<=1'b1;
LG<=1'b1;
SM<=1'b1;
end
else if(A>B)
begin
EQ<=1'b1;
LG<=1'b0;
SM<=1'b0;
end
else
begin
EQ<=1'b0;
LG<=1'b0;
SM<=1'b1;
end
end
endmodule
2 仿真结果
五、实验体会
通过2位二进制数据比较器的设计，使我们更加熟悉Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。