3-数字IC设计流程

Digital IC design flow
形式验证
形式验证工具: Synopsys:Formality
ASIC front-end Design engineer 从功能上（STA是时序上）对综合后的网表进行验证。常 用的就是等价性检查（Equivalence Check）方法，以功能 验证后的HDL设计为参考，对比综合后的网表功能，他 们是否在功能上存在等价性。这样做是为了保证在逻辑 综合过程中没有改变原先HDL描述的电路功能
Hale Waihona Puke Baidu
Integrate engineer
Full_chip test plan
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Digital IC design flow
Logic synthesis
gatelevel level verification
逻辑综合工具: Synopsys:Design Compiler（DC ）Cadence:RC， Synplicity:Synplify
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Digital IC design flow
版图生成， 自动布局布线（PR） Physical Design engineer
PR工具： Synopsys：Astro， IC Compiler(ICC)
时钟树插入 Formal verification
DRC/LVS
DRC/LVS物理工具： Mentor:calibre Synopsys：Hercules Cadence：Diva/dracula
Post_layout STA
生成最终GDSII
Tap-out 流片
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前端设计(RTL to Netlist)
静态时序分析，这也属于验证范畴，它主要是在时序上 对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。
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Digital IC design flow
Tcl Script STA ASIC front-end Design engineer
对功能，时序，制造参数进行检查
TAPE-OUT
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布局布线工具根据基本单元库的时序-几何模型， 将电路单元布局布线成为实际电路版图
Digital IC design flow
Marketing request Architecture engineer Project function spec algorithm engineer
数字IC设计流程
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数字IC设计流程
制定芯片的具体指标
用系统建模语言对各个模块描述
RTL设计、RTL仿真、硬件原型验证、
电路综合 版图设计、物理验证、后仿真等
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具体指标
•制作工艺 •裸片面积 •封装
RTL Code 风格代码检查
代码修改
功能仿真
逻辑综合 成功？ 综合后仿真 成功？ STA 成功？ Netlist N 后端 N N
约束修改
RTL（Register Transfer Level）设计 利用硬件描述语言，如verilog，对电 路以寄存器之间的传输为基础进行描 述 综合： 将RTL级设计中所得的程序代码翻译成 实际电路的各种元器件以及他们之间 的连接关系，可以用一张表来表示， 称为门级网表（Netlist）。 STA（Static Timing Analysis，静态时 序分析）：套用特定的时序模型 （Timing Model），针对特定电路分 析其是否违反设计者给定的时序限制 （ Timing ） 整个 ASICConstraint 设计流程都是一个迭代的流程，在 任何一步不能满足要求，都需要重复之前步 骤，甚至重新设计RTL代码。
IP level verification C/C++/systemc/ systemVerilog/U VM IP Level Verification engineer
Unit/chip Level RTL simulation
Unit/chip level verification fullchip Verification engineer
形式验证工具: Synopsys:Prime Time(PT)
DFT(design for test)
STA timing满足，得 到最终netlist
DFT engineer
插入可测试链 scan chain
静态时序分析，这也属于验证范畴，它主要是在时序上 对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。
•速度 •功耗
•功能描述 •接口定义
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基于standcell的ASIC设计流程
算法模型 c/matlab code
RTL HDL vhdl/verilog
综合工具根据基本单元库的功能-时序模型，将行 为级代码翻译成具体的电路实现结构
NETLIST verilog Standcell library LAYOUT gds2
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Digital IC design flow
IP Level RTL coding
Makefile
verification spec/test plan
IP Level RTL simulation
仿真验证工具: Synopsys:VCS Mentor:ModelSim Cadence:Verilog-XL Cadence :NC-Verilog
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模拟电路设计的迭代次数甚至更多。。。
后端设计（Netlist to Layout）
Netlist ARP
Extrat RC
STA 成功？ DRC 成功？ LVS N 成功？ 后仿真 N
Layout Edit
N
APR:Auto Place and Route,自 动布局布线 Extract RC:提取延时信息 DRC：Design Rule Check，设 计规则检查。 LVS：Layout Versus Schematic，版图电路图一致性 检查。
Architecture specs Top architect Arch/algorithm emulation C/C++/Matlab
design spec
Design spec example RTL coding RTL design engineer/design engineer
使用verilog编程 实现
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Digital IC design flow
Tcl Script STA
STA工具: Synopsys:Prime Time(PT)
ASIC front-end Design engineer
STA timing满足，得 到最终netlist
gatelevel Verification engineer
ASIC design engineer
逻辑综合的结果就是把设计实现的 HDL代码翻译成门级网表netlist。 逻辑综合需要基于特定的综合库，不同的库 中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。
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4选1选择器
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