用门电路设计一位的全加器-参考模板
(免费)用两片74ls138译码器设计一个全加器(word文档良心出品)
用两片74LS138译码器设计一个全加器模电课题实践设计者:洪建峰班级:10电本班学号:201092170102指导老师:崔有明用两片74LS138译码器设计一个全加器作者:洪建峰 201092170102 摘要:两个二进制数之间的算术运算无论是加、减、乘、除,目前在数学计算机中都是化作若干步加法运算进行的。
因此,加法器是构成算术运算器的基本单元。
在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位3个数相加。
这种运算称为全加,所用的电路称为全加器。
本课题是用两片74LS138设计一个全加器。
在考虑到74LS138译码器为3 线-8 线译码器,共有54/74S138和54/74LS138 两种线路结构型式,其74LS138工作原理为:当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为低电平时,可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。
根据以上特性,设计制作出一个全加器。
关键词:二进制数算术运算;算术运算器;74LS138;全加器。
1设计流程1.1提出方案该次课题从查找资料到方案的制定过程中,分析出四套方案:1.1. 1方案一、将两片74LS138译码器使能端接通,A1B 1作为一个两位二进制数,C1作为低进位,A2B2作为另一个两位二进制数。
通过A1B1C1A2B2输入信号,通过16个输出端与或门的连接,得到了S1S2,以及高进位C0。
1. 1. .2方案二、将两片74LS138连成4/16线译码器,通过参考4/16线连成一个全加器的方法将它连成一个全加器。
1. 1. 3方案三、将74LS138(1)单独连成一个一位二进制全加器。
输出的S0连74LS138(2)的A2作为进入数据,进位信号C0连C2作为第二级上的进位信号,因此,最后的和为S=A1+B1+C1+B2。
1. 1. 4方案四、将两片74LS138通过一系列的与门的输出级联成多位加法器。
EDA课程设计_一位全加器的设计
EDA课程设计一位全加器的设计The design of one bit full adder学校:兰州交通大学学院:电子与信息工程学院班级:姓名:学号:指导老师:成绩:摘要:本设计主要是利用VHDL语言设计一个一位全加器,它由半加器和或门两个模块组成。
两个模块通过顶层元件例化连接到一起。
几个模块组成的整体能够实现全加器的功能,对所给数据,能够准确快速地计算出其结果.具体的该设计利用VHDL语言使用文本输入,新建工程,通过设计输入、编译、仿真完成各种模块设计,然后生成元器件,再根据元件例化完成各部分的整合,从而形成一个完整的全加器,功能上很好地被满足。
关键字:全加器元件例化Abstract:This design primarily uses VHDL language to design the one bit full adder, which is composed of two half adder and a OR gate. The two modules are connected by top Component instance. Finally, the whole of several parts achieve the function of full adder. For given dates, it can calculate its consequence accurately and quickly.In detail, the design uses text input method by VHDL language to create new projects. By designing the input, compile, simulate, it complete various modules design and generate new components. Then it forms a complete one bit full adder by accomplishing the integration of all parts, according to component instance. And the function can be well satisfied.Key word:full adder component instance一.原理(说明)在计算机中2个二进制数之间的加减乘除算术运算都是由若干加法运算实现的.全加器是算术逻辑运算的重要组成部分,对其深入探索研究有重要的意义。
全加器设计
步骤8:编程下载
(1)下载方式设定。
通信仿真之MAX+plus II应用
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步骤8:编程下载
通信仿真之MAX+plus II应用
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步骤8:编程下载
通信仿真之MAX+plus II应用
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步骤8:编程下载
(2)下载。连接好硬件及下载连接线等。按“Configure”下载 配置文件。成功后通过硬件进行逻辑验证。
通信仿真之MAX+plus II应用
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3基本设计步骤
步骤1:为本项工程设计建立文件夹 任何一项设计都是一项工程(Project),都 必须首先为此工程建立一个放置与此工程相关的 文件的文件夹,此文件夹将被EDA软件默认为工 作库(Work Library)。一般不同的设计项目最 好放在相应的文件夹中,注意,一个设计项目可 以包含多个设计文件。 假设本项设计的文件夹取名为MY_Project,路径 为D:\ MY_Project, MAX+plus II 软件装在D盘 maxplus2文件夹下。 注意:文件夹名不能用中文,且不可带空格。
通信仿真之MAX+plus II应用 8
步骤2:输入设计项目和存盘
(4)调入元件and2、not、xnor、input和output。
方法一:用鼠标双击元件 库“Symbol Libraries”中 d:\maxplus2\maxplus2\ma x2lib\prim项。在 “Symbol Files”窗口即可 看到基本逻辑元件库prim 中的所有元件,双击需要 的元件即可调入原理图编 辑窗中。
27
步骤5:时序仿真
(7)运行仿真器。
实验一 1位全加器的设计(修改后)
• 步骤三:编辑全加器的原理图: 步骤三:编辑全加器的原理图:
• 由file->new,打开原理图文件Block Diaoram/Schematic File,并存盘为full_adder.bdf
左键双击原理图编辑窗空白处,弹出如下窗口
• 调入 1)半加器:half_adder, 2)二输入或门:2or, 3)输入,输出引脚
实验一 1位全加器的设计 位全加器的设计
一位全加器的原理分析
• 一位全加器可由两个一位半加器与一个或 门构成,其原理图如下图。
该设计利用层次结构描述法, • 首先设计半加器电路,将其打包为半加器 模块; • 然后在顶层调用半加器模块 半加器模块和ALTERA提供 半加器模块 的二输入或门 输入或门组成全加器电路; 输入或门 • 最后将全加器电路编译下载到实验箱,
输入是 两个加数:ain,bin, 一个进位:cin 这三个输入数据是1位(1bit),可由DE2的 SW0,SW1,SW2提供 为了显示更加清楚,可以将ain,bin,cin的输出引 出到DE2上的红色发光二极管显示,可选用 LEDR0,LEDR1,LEDR2. 输出是: 输出是: 和:sum 进位:cout 输出可由DE2的绿色发光二极管显示,可选用 LEDG0,LEDG1
• 步骤一:建立full_adder的工程 (project)
新建立full_adder工程(project)
设置project相关参数
• 设置project放置的位置及其名称,随后按 Next继续
• 添加文件到工程(project)中,在无相关文件需要 添加的情况下,按Next继续
• 选择FPGA目标器件,根据DE2的平台情况,选 择cyclone II系列的EP2C35F672C6,继续
整理实验一-一位二进制全加器设计实验
整理人 尼克 实验一一位二进制全加器设计实验目录实验一Protel DXP 2004认识实验 (1)实验二两级阻容耦合三极管放大电路原理图设计 (1)实验三原理图元件库建立与调用 (3)实验四两级阻容耦合三极管放大电路PCB图设计 (5)实验五集成电路的逻辑功能测试 (7)实验六组合逻辑电路分析与设计 (12)实验七Quartus II 的使用 (17)实验八组合逻辑器件设计 (17)实验九组合电路设计 (25)实验一 Protel DXP 2004 认识实验一、实验目的1.掌握Prot e l DXP 2004 的安装、启动和关闭。
2.了解Protel DXP 2004 主窗口的组成和各部分的作用。
3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。
二、实验内容与步骤1、Protel_DXP_2004 的安装(1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件(2)运行setup\Setup.exe 文件,安装Protel DXP 2004(3) 运行破解程序后,点击“导入模版”,先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini),然后修改里面的参数:TransactorName=Your Name(将“Your Name”替换为你想要注册的用户名);SerialNumber=0000000(如果你只有一台计算机,那么这个可以不用修改,如果有两台以上的计算机且连成局域网,那么请保证每个License文件中的SerialNumber=为不同的值。
修改完成后点击“生成协议文件”,任意输入一个文件名(文件后缀为.alf)保存,程序会在相应目录中生成1个License文件。
点击“替换密钥”,选取DXP.exe (在DXP 2004安装目录里,默认路径为C:\Program Files\Altium2004\),程序会自动替换文件中的公开密钥。
一位二进制全加器
一位二进制全加器
对两个一位二进制数及来自低位的“进位”进行相加,产生本位“和”及向高位“进位”的逻辑电路称为全加器。
由此可知,全加器有三个输入端,二个输出端,其真值表如表8-15所示。
其中Ai、Bi分别是被加数、加数,Ci-1是低位进位,Si为本位全加和,C i为本位向高位的进位方法是由真值表列逻辑表达式画电路图值表如下
A i
B i
C i-1S i C i
0 0000
00110
01010
01101
10010
10101
11001
11111
由真值表可分别写出输出端Si和Ci的逻辑表达式
Si=Ai BiCi-1+AiBiCi-1+ AiBi Ci-1+ AiBiCi-1
= Ai(BiCi-1+ BiCi-1)+ Ai(BiCi-1+ BiCi-1)
= Ai(Bi⊕Ci-1 )+ Ai(Bi⊕Ci-1)
=Ai⊕Bi⊕Ci-1
Ci= Ai BiCi-1+ AiBiCi-1+Ai BiCi-1+ AiBiCi-1
= Ai( Bi⊕Ci-1)+BiCi-1(Ai+ Ai)
= Ai( Bi⊕Ci-1)+BiCi-1
= Ai( Bi⊕Ci-1) BiCi-1由逻辑表达式可设计电路Si和Ci加的逻辑表达式中有公用项,因此,在组成电路时,可令其共享同一异或门,从而使整体得到进一步简化。
一
位全加器的逻辑电路图和逻辑符此为异或门芯片为74ls86
此为或非门芯片为74ls00从上至下
号如图所示。
1位全加器的设计max
实验三1位全加器的设计一、实验目的:熟悉Alter公司的Max+Plus II软件,掌握采用EDA技术进行设计的过程,学会使用原理图和VHDL语言的两种方法进行电路设计。
二、实验内容:1、编写2输入或门的VHDL程序。
2、编写半加法器的VHDL程序。
3、采用原理图方法设计全加器。
4、进行逻辑编译、综合和优化。
5、进行软件仿真。
三、实验步骤:1、建立新目录:如e:\example;2、第一次运行MAX+PLUS II——进入MAX+PLUS II双击MAX+PLUS II 图标:或:开始→程序→Altera→3、创建VHDL源程序A:创建2输入或门的VHDL源程序:ORM2.VHD(1)生成一个新的文本文件:按屏幕上方的按钮,或选择“file”→“new…”,出现对话框:选择Text Editor file(文本编辑方式),然后按下OK按钮,会出现一个无标题的文本编辑窗口——Untitled-Text Editor。
(2)在编文本辑窗口中输入2输入或门的VHDL源程序:ORM2.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ORM2 ISPORT (A,B: IN STD_LOGIC;C: OUT STD_LOGIC);END ORM2;ARCHITECTURE ART1 OF ORM2 ISBEGINC<=A OR B;END ARCHITECTURE ART1;(3)保存文件:按工具栏中的按钮,或选择File→Save,出现对话框:在File Name(文件名)栏中输入文件名,如ORM2.vhd在驱动器选择栏选刚刚建立的项目路径所在的驱动器,如e:在路径栏选择所建立的项目路径,如:example在Automatic Extension(自动扩展名)的下拉菜单中选择.vhd按键,就把输入的文件存放在了目录e:\example中了。
此时,所有的标识符都变色。
一位全加器简单设计原理
一位全加器简单设计原理
一位全加器是一种电路,用于将两个二进制数字相加,并产生一个结果和一个进位位。
全加器的设计原理非常简单,它由三个输入(A,B和进位位Cin)和两个输出(结果位S和进位位Cout)组成。
当输入为A、B和Cin时,全加器将S和Cout输出。
在全加器中,S输出是通过XOR门实现的,而Cout输出则是通过AND门和OR门实现的。
当A和B都是1时,AND门会产生一个进位位,而OR门会将进位位和Cin组合在一起产生Cout输出。
在实际电路中,全加器可以使用逻辑门电路实现,如集成电路74LS283和74LS283A。
这些电路非常常见,可以在许多应用中使用。
此外,全加器也可以通过编程和FPGA等数字电路实现。
- 1 -。
实验一1 1位全加器的设计
实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用;2.熟悉下载平台的使用;3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知,一位全加器可由两个一位半加器与一个或门构成,其原理图如图1所示。
该设计利用层次结构描述法,首先设计半加器电路,将其打包为半加器模块;然后在顶层调用半加器模块组成全加器电路;最后将全加器电路编译下载到实验板,其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入,输出sum,cout信号采用发光二极管LED3,LED2来显示。
图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程,工程名为full_adder,工程路径在E盘,或DATA盘,并以学号为文件夹,注意不要有中文路径,注意:不可将工程放到默认的软件安装目录中。
芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件,首先设计半加器,输入如下源程序;module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v,通过HDL Bench画仿真波形,获得仿真用激励文件,随后进行功能仿真、时序仿真,验证设计的正确性,观察两种仿真波形的差异。
4.在Design窗口中,选择Design Utilities→Create Schematic Symbol创建半加器模块;5.新建一原理图(Schematic)文件,在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路,并连接输入、输出引脚。
完成后另保存full_adder.sch。
6.对设计进行综合,如出现错误请按照错误提示进行修改。
7.HDL Bench画仿真波形,获得仿真用激励文件,分别进行功能与时序仿真,验证全加器的逻辑功能,观察两类波形的差异。
EDA之1位全加器
EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。
2、熟悉GW48-ES EDA实验开发系统的基本使用方法。
3、了解原理图输入设计方法。
二、实验内容设计并调试好一个1位二进制全加器,并用GW48-ES EDA实验开发系统(拟采用的实验芯片的型号为EPF10K20TC144-4或EP1K30TC144-3)进行系统仿真、硬件验证。
设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器,再由基本门电路和1位二进制半加器构成1位二进制全加器。
三、实验条件1、开发条件:MAX+plusII2、实验设备:GW48-ES EDA实验开发系统、联想电脑3、拟用芯片:EPF10K20TC144-4或EP1K30TC144-3四、实验设计半加器(h_adder.gdf)全加器(f_adder.gdf)实验结果半加器仿真波形半加器引脚锁定实验芯片:EPF10K20TC144-4选用模式:模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a 键1 PIO0 8b 键2 PIO1 9so 二极管D1 PIO8 20co 二极管D2 PIO9 21 全加器仿真波形全加器引脚锁定实验芯片:EPF10K20TC144-4选用模式:模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain 键1 PIO0 8bin 键2 PIO1 9cin 键3 PIO2 10sum 二极管D1 PIO8 20cout 二极管D2 PIO9 21全加器真值表ain 0 1 0 1 0 1 0 1 bin 0 0 1 1 0 0 1 1 cin 0 0 0 0 1 1 1 1 sum 0 1 1 0 1 0 0 1 cout 0 0 0 1 0 1 1 1实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。
FPGA一位全加器设计
实验一一位全加器的设计一. 实验目的1.熟悉QUARTUSII软件的使用;2.熟悉实验硬件平台的使用;3.掌握利用层次结构描述法设计电路。
二. 实验原理三.由于一位全加器可由两个一位半加器与一个或门构成, 首先设计半加器电路, 将其打包为半加器模块;从输出的波形图来验证半加器正确性, 然后在顶层调用半加器模块组成全加器电路;。
从全加器的波形图来验证全加器正确性。
四.实验步骤1.在QUARTUSII软件下创建一工程, 工程名为full_adder, 芯片名为****(查看硬件平台);新建Verilog语言文件, 输入如下半加器Verilog语言源程序;module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;Endmodule保存半加器程序为half_adder.v, 进行功能仿真、时序仿真, 验证设计的正确性。
其初始值、功能仿真波形和时序仿真波形分别如下所示仿真前的波形:仿真后的波形:4.选择菜单File→Create/Update →Create Symbol Files for current file, 创建半加器模块;5.新建一原理图文件, 在原理图中调用半加器、或门模块和输入, 输出引脚, 按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端, 便于观察。
完成后另保存full_adder。
电路图如下6.对设计进行全编译, 然后分别进行功能与时序仿真, 验证全加器的逻辑功能。
其初始值、功能仿真波形和时序仿真波形分别如下所示四.思考题为什么在实验步骤3中, 将半加器保存为half_adder, 可否保存为full_adder?答:不能, 因为在程序中, module half_adder(a,b,s,co)已经给程序定义了一个名字叫half_adder, VHDL语言中, 要求程序名与实体名一致, 因此保存的文件名必须和程序名一致, 否则在编译程序的时候就会出现错误。
用门电路设计一位的全加器
实验二组合逻辑设计一、实验目的1、掌握组合电路设计的具体步骤和方法;2、巩固门电路的运用和电路搭建能力;3、掌握功能表的建立与运用;4、为体验MSI(中规模集成电路)打基础。
二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片TDS-4数字系统综合实验平台1台三、实验内容1.测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。
2.测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。
3.等价变换Si=Ai○十Bi○十Ci-1Ci=AiBi +(Ai○十Bi)Ci-14.画出变换后的原理图和接线图。
四、实验过程1、选择实验题目,分析逻辑功能用门电路设计一位的全加器一位全加器:在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。
2、根据逻辑功能写出真值表;3、根据真值表写出逻辑函数表达式;Si=Ai○十Bi○十Ci-1Ci=AiBi +(Ai○十Bi)Ci-14、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简;不需化简Si=Ai○十Bi○十Ci-1Ci=AiBi +(Ai○十Bi)Ci-15、将化简的逻辑表达式等价变换,统计出实验所需芯片;Si=Ai○十Bi○十Ci-1所需芯片:四2输入异或门74LS86 1片四2输入正与非门74LS00 1片6、根据各芯片的引脚图,测试所有需用芯片的功能,画出各芯片的功能表;1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS86VCCAB1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS00VCCAB74LS86接线图 74LS00接线图74LS 86芯片测试结果74LS00 芯片测试结果7、根据化简后的逻辑函数表达式,画出实验原理图;A B 理论值测量值0 0 0 00 1 1 11 0 1 11 1 0 0A B理论值测量值0 0 1 10 1 1 11 0 1 11 1 0 08、根据芯片的引脚图,画出实际连线图;9、连接电路,测试逻辑电路输出数据,并记录结果;A iB iC i-1S i(理论值)S i(实测值)C i(理论值)C i(实测值)0 0 0 0 0 0 00 0 1 1 1 0 00 1 0 1 1 0 00 1 1 0 0 1 110、分析数据,是否实现所需的逻辑功能。
实验一一位二进制全加器设计实验
大学实验报告学生: 学 号: 专业班级: 中兴101实验类型:■ 验证 □ 综合 □设计 □ 创新 实验日期: 2012 9 28 实验成绩:实验一 一位二进制全加器设计实验一.实验目的(1)掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程; (2)熟悉简单组合电路的设计,掌握系统仿真,学会分析硬件测试结果; (3) 熟悉设备和软件,掌握实验操作。
二.实验容与要求(1)在利用VHDL 编辑程序实现半加器和或门,再利用原理图连接半加器和或门完成全加器的设计,熟悉层次设计概念;(2)给出此项设计的仿真波形;(3)参照实验板1K100的引脚号,选定和锁定引脚,编程下载,进行硬件测试。
三.设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。
而一个1位半加器可由基本门电路组成。
(1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
或:只考虑两个一位二进制数的相加,而不考虑来自低位进位数的运算电路,称为半加器。
图1为半加器原理图。
其中:a 、b 分别为被加数与加数,作为电路的输入端;so 为两数相加产生的本位和,它和两数相加产生的向高位的进位co 一起作为电路的输出。
半加器的真值表为表1 半加器真值表absoco0 0 0 0 0 1 1 0 1 0 1 0 111由真值表可分别写出和数so ,进位数co 的逻辑函数表达式为:b a b a b a so ⊕=+=--(1)ab co = (2)图1半加器原理图(2) 全加器设计原理除本位两个数相加外,还要加上从低位来的进位数,称为全加器。
图2全加器原理图。
全加器的真值表如下:表2全加器真值表c a b co so0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1其中a为加数,b为加数,c为低位向本位的进位,co为本位向高位的进位,so为本位和。
数字电路实验报告-组合逻辑电路的设计:一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下:
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示:
一位全加器逻辑电路图如下所示:
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计:一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图,其中Ai为被加数,Bi为加数,相邻低位来的进位数为Ci-1,输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能,并记录数据
实验结果及分析
实验数据:
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
一位加法器(数电)
《电子技术课程设计报告》题目:一位加法器学院:工程学院专业:07级电气工程及其自动化班级:07级1班23号姓名:王晓龙指导教师:李斌李芝兰2009年12月9 日目录1.课程设计目的 (2)2.课程设计题目描述和要求 (2)3.1课程设计报告内容 (2)3.2论述方案的各部分工作原理 (2)3.3设计方案的图表 (9)3.4编写设计说明书 (9)4.总结 (10)1.课程设计目的课程设计是培养我们学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程.随着科学技术发展的日新日异,数字电子技术已经成为当今计算机应用中重要的基础领域,在生活中可以说得是无处不在。
因此作为二十一世纪的大学来说掌握运用数字电子技术及逻辑电路的开发技术是十分重要的。
(1)了解基本的逻辑门电路。
(1)在实际应用中学会编码器译码器的作用和工作方式。
(1)提高自己的动手动脑能力,将在课堂上学到的知识应用到实际当中。
2.课程设计题目描述和要求题目:一位加法器要求:(1)利用基本逻辑门电路和编码器,译码器及计数器完成电路(2)用LED管显示3.课程设计报告内容3.1 设计方案的选定与说明;利用逻辑门电路实现两个二进数相加并求出和的组合线路。
键盘输入数字,编码器,逻辑门电路,计数器,译码器驱动器,使其达到一位数加法运算。
我设计的数字系统中输入数字,所以需要编码功能的逻辑电路实现编码,因为为一位加法,所以输入为0~9十个按键。
通过8421BCD编译,利用基本逻辑门电路实现加法运算,因为没有小数部分运算,无小数点,因此我选用74HC4511译码驱动器连接7段式LED显示管读出结果。
3.2论述方案的各部分工作原理;编码器部分盘输入逻辑电路就是由编码器组成。
图1是用十个按键和门电路组成的8421码编码器,其功能如表1所示,其中S0~S9代表十个按键,即对应十进制数0~9的输入键,它们对应的输出代码正好是8421BCD 码,同时也把它们作为逻辑变量,ABCD 为输出代码(A为最高位),GS为控制使能标志。
1位全加器的电路和版图设计解析
集成电路设计基础论文题目:CMOS全加器设计学院:信息科学与工程学院专业:集成电路工程姓名:耿烨亮学号:1311082135CMOS全加器设计摘要:现代社会随着电路的集成度越来越高,功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算,为了更好地利用加法器实现减法、乘法、除法等运算,需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词:全加器;全定制;CadenceAs the circuit’s integration is increasing in the modern society,Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制(Custom)、半定制(Semi-custom)、可编程逻辑器件(PLD)等设计方法,如图1.1所示。
一位全加器
i
其中, Ai 、 Bi 分别为加数和被加数;Ci 为低位向本位产生的进位; Si 为 相加的和; Ci 1 为本位向高位产生的进位。 2)创建电路
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华东交通大学理工学院电信分院 15 计科张子辰计算机组成原理课程设计
(1) 在元器件库中单击 TTL,再单击 74LS 系列,选中 74LS86D、74LS08D 和 4071BD_5V,单击 OK 确认。 (2) 在元器件库中单击 BASIC,再单击 switch,选中 Key=Space,单击 OK 确认。 (3) 在元器件库中单击显示器件,选探灯来显示显示数据。为了便于观察, 可将输入、输出信号均接入探灯。 (4) 在元器件库中单击 Word Genvertor(字信号发生器),拖到指定位置, 用它产生数码。 (5) 在元器件库中单击逻辑分析仪,拖到指定位置,用它观测输出波形。接电 路如(图一) 图(1)逻辑门构成一位全加器
目录
引言.......................................................................................................................................................... 2 一.全加器的介绍.....................................................................................................................................2 1.1 全加器的基本概念...................................................................................................................... 2 1.2 全加器仿真设计分析...................................................................................................................3 1.3 全加器的原理.............................................................................................................................. 3 二.课程设计目的.....................................................................................................................................3 三.不同方法的一位全加器设计............................................................................................................ 4 3.1 用逻辑门设计全加器................................................................................................................... 4 3.2 用 74LS38 译码器设计全加器..................................................................................................... 6 3.3 用 74LS153D 数据选择器设计全加器......................................................................................... 8 四.观测仿真电路..................................................................................................................................10 4.1 逻辑门仿真电路的分析............................................................................................................. 10 4.2 74LS138 译码器仿真电路的分析............................................................................................... 12 4.3 74LS153D 数据选择器仿真电路的分析.................................................................................... 13 五.两位全加器的实现.......................................................................................................................... 15 5.1.原理............................................................................................................................................. 15 5.2 创建电路..................................................................................................................................... 17 5.3 仿真电路的输出信号分析........................................................................................................ 18 六.收获与心得.......................................................................................................................................19 参考文献................................................................................................................................................20
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实验二组合逻辑设计
一、实验目的
1、掌握组合电路设计的具体步骤和方法;
2、巩固门电路的运用和电路搭建能力;
3、掌握功能表的建立与运用;
4、为体验MSI(中规模集成电路)打基础。
二、实验使用的器件和设备
四2输入异或门74LS86 1片
四2输入正与非门74LS00 1片
TDS-4数字系统综合实验平台1台
三、实验内容
1.测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。
2.测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。
3.等价变换Si=Ai○十Bi○十Ci-1
Ci=AiBi +(Ai○十Bi)Ci-1
4.画出变换后的原理图和接线图。
四、实验过程
1、选择实验题目,分析逻辑功能
用门电路设计一位的全加器
一位全加器:在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。
2、根据逻辑功能写出真值表;
3、根据真值表写出逻辑函数表达式;
Si=Ai○十Bi○十Ci-1
Ci=AiBi +(Ai○十Bi)Ci-1
4、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简;
不需化简
Si=Ai○十Bi○十Ci-1
Ci=AiBi +(Ai○十Bi)Ci-1
5、将化简的逻辑表达式等价变换,统计出实验所需芯片;
Si=Ai○十Bi○十Ci-1
所需芯片:
四2输入异或门74LS86 1片
四2输入正与非门74LS00 1片
6、根据各芯片的引脚图,测试所有需用芯片的功能,画出各芯片的功能表;
1A
1
1B
2
3
1Y
4
2A
VCC
4B
4A
4Y
14
13
12
11
2B
5
2Y
6
7
GND
3B
3A
3Y
10
9
8
74LS86
VCC
A
B
1A
1
1B
2
3
1Y
4
2A
VCC
4B
4A
4Y
14
13
12
11
2B
5
2Y
6
7
GND
3B
3A
3Y
10
9
8
74LS00
VCC
A
B
74LS86接线图 74LS00接线图
74LS 86芯片测试结果74LS00 芯片测试结果
7、根据化简后的逻辑函数表达式,画出实验原理图;
A B 理论值测量值
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 0
A B 理论值测量值
0 0 1 1
0 1 1 1
1 0 1 1
1 1 0 0
8、根据芯片的引脚图,画出实际连线图;
9、连接电路,测试逻辑电路输出数据,并记录结果;
A i
B i
C i-1S i(理论值)S i(实测值)C i(理论值)C i(实测值)
0 0 0 0 0 0 0
0 0 1 1 1 0 0
0 1 0 1 1 0 0
0 1 1 0 0 1 1
10、分析数据,是否实现所需的逻辑功能。
由以上可以看出,理论值与实测值一致,说明等价变化和电路接线正确。
五、实验体会
---精心整理,希望对您有所帮助。