武汉理工大学《超大规模集成电路设计》考试习题及答案

24 . 分别说明硬 IP、软 IP、固 IP 的主要特征。 24. 硬 IP，也是针对某一工艺完成的版图设计，并经过后仿真和投片验证。 硬核已完成了全部的前端和后端设计， 制造也已确定。 它的特点是灵活性 最小，知识产权的保护比较简单。软 IP 是包括逻辑描述、网表和不能物 理实现的用于测试的文档(test bench file) 方式存在的 IP，是一段可综合 的高级语言（用 C 语言或硬件描述语言完成）源程序，用于功能仿真。 在进行电路设计时，可以改动 IP 的内部代码以适应不同的电路需要，或 者 IP 本身就带有各种可设置的参数来调整具体的功能。 固核是一种介于软核和硬核之间的 IP，通常以 RTL 代码和对应具体工艺 网表的混合形式提供。固核既不是独立的，也不是固定的，它可根据用户 要求进行修改， 使它适合用于某种可实现的工艺过程。 固核允许用户重新 确定关键的性能参数。 25、说明 MOS 器件的基本工作原理。它与 BJT 基本工作原理的区别是 什么？ MOS 器件基于表面感应的原理， 是利用垂直的栅压 VGS 实现对水平 IDS 的控制。它是多子（多数载流子）器件。用跨导描述其放大能力。 双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控 制集电极电流的两种载流子均起作用的器件。 用电流放大系数描述其放大 能力。 26、画出 MOS 器件的输出特性曲线。指出 MOS 器件和 BJT 输出特性 曲线的异同。 双极性晶体管的输出特性曲线形状与 MOS 器件的输出特性曲线相似， 但 线性区与饱和区恰好相反。 MOS 器件的输出特性曲线的参变量是 VGS ， 双极性晶体管的输出特性曲线的参变量是基极电流 IB。
15．什么是可测性设计？可测性设计包括哪些技术？可测试性包括哪些 重要方面？ • 在尽可能少地增加附加引线脚和附加电路， 并使芯片性能损失最小的 情况下，满足电路可控制性和可观察性的要求 • 可测性设计技术：主要包括分块测试技术、扫描测试技术、特征量分 析分块测试技术、边界扫描分块测试技术等。 测试生成、测试验证和测试设计 16.目前 VLSI 系统设计普遍采用的方法是什么？它的基本思想什么？试 列举几种设计方法。 目前 VLSI 系统设计最流行的是自顶向下(Top-Down)的结构设计. 它的基 本思想是将一个复杂系统的功能分成可以独立的简单部分,然后将各部分 拼接起来,可完成整个系统的设计,实际上就是模块化的结构设计.根据不 同要求,现有许多方法,如:全定制设计方法、半定制设计方法、定制设计 方法、可编程设计方法等。 17．半定制设计方法可分为哪几种方法？它们各自的特点和不足之处是 什么？ 半定制设计方法分为门阵列法和门海法 .门阵列方法的设计特点：设计周 期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、 数 量相对较少的电路 • 不足：设计灵活性较低；门利用率低；芯片面积浪费 ;速度较低；功 耗较大。 门海法具有门利用率较高、 集成密度较大、 布线灵活和保证布线布通率等 方面的优点，并能实现存储器这类电路。但它也有不足之处，一是它仍有 布线通道， 而且增加的布线通道只能是基本单元高度内所含通道数的整倍 数，这往往使增加的通道数超过实际的需要，造成面积浪费，另一是布线 通道下的晶体管不能再用来实现逻辑，因此门的利用率仍不很高。 18．试分析提高 MOS 管工作速度方法。 1. 提高 IC 加工精度 减小沟道长度. 2. 加强 MOS 管的驱动电压 （Vgs-Vt） ， 可以减小管子的内阻,加快工作速 度。 3. 由于 µn ≈ 2.5µ p ,所以 NMOS 管的工作速度比 PMOS 管快得多。 可以用 NMOS 工艺代替 PMOS 工艺。 19．画出 19．画出 CMOS 反相器电压传输特性曲线图，并写出相应的电流方程。 反相器电压传输特性曲线图，并写出相应的
L2 1. 提高 IC 加工精度，减小沟道长度. 2. 加强 MOS µnVds
管的驱动电压 可以用 NMOS 工艺 代替 PMOS 工艺。
14．某 CMOS 电路负载电容近似等于 e 8 C g ， C g 为标准反相器栅电容。已 知标准反相器的平均延迟时间 t av = 2ns 。试求： （1）用标准反相器直接驱 动负载电容的延迟时间。 （2） 用逐级放大反相器直接驱动负载电容的最小 延迟时间。
1．集成电路的发展过程经历了哪些阶段？划分集成电路的标准是什么？ 集成电路的发展过程:小规模， 中规模， 大规模， 超大规模， 特大规模， 巨大规模集成电路
划分集成电路规模的标准
数字集成电路 MOS IC 双极 IC ＜ 102 10 ～ 10 10 ～ 10
5 3 2 3 5 7
类
别
模拟集成电路 ＜ 30 30～ 100 100～ 300 ＞ 300
门阵列基片结构如下页图所阵 ( ) 列单元结构见下页图所示。 ( ) ( )
. 为什么 CMOS（含 BiCMOS）工艺成为 VLSI 主流工艺？其最大特 20 20. 点是什么？ 在微电子技术领域， 集成电路的制造有两个主要的实现技术： 双极技术 与 MOS 技术。CMOS 以其结构简单，集成度高，耗散功率小等优点， 成为当今 VLSI 制造的主流技术。其最大特点是耗散功率小。 21 简要说明深亚微米电路设计对设计流程的影响。 在深亚微米级电路设计中的一个突出矛盾是时序问题。到了深亚微米 水平， 互连线的延迟将超过门延迟。 要求在逻辑设计过程中引入物理设计 阶段的数据； 如何把布局布线工具、 寄生参数提取工具的时序分析统计工 具集成到逻辑综合中去。 还有一个功耗问题必须考虑。 总之是要求将前端 设计和后端设计及测试融为一体。 . 为什么说嵌入式 SoC 的设计代表了高科技的设计方法和软硬件系 22 22. 统？ 嵌入式 SoC 是集系统性能于一块芯片上的系统组芯片，它通常含有一 个或多个微处理器 IP 核（CPU） ，有时再增加一个或多个 DSP IP 核， 以 及多个或几十个的外围特殊功能模块，和一定规模的存储器（ RAM ， ROM）等。针对应用所需的性能将其设计集成在芯片上，而成为系统操 作芯片。 芯片的规模常常可以达到数百万门甚至上千万门以上， 所以嵌入 式 SoC 是满足应用的系统组成的集成电路产品。 嵌入式 SoC 一方面要满 足复杂的系统性能的需要， 另一方面也要满足市场上日新月异的对新产品 的需求，因此嵌入式 SoC 的设计代表了高科技的设计方法和软硬件系统 23 IP 的基本定义是什么？ IP 核 即知识产权产品是在集成电路设计中， IP 特指可以通过知识产权 贸易，在各设计公司间流通的完成特定功能的电路模块。
SSI MSI LSI VLSI ULSIቤተ መጻሕፍቲ ባይዱGSI
＜ 100 100～ 500 500～ 2000 ＞ 2000
10 ～ 10 107～ 109 ＞ 109
2．超大规模集成电路有哪些优点？ 降低生产成本,提高工作速度, 降低功耗, 简化逻辑电路,优越的可靠性, 体积小重量轻,缩短电子产品的设计和组装周期 3. 版图设计规则包括哪些内容？ 设计规则由两个子集组成： 几何设计规则和电学设计规则。 几何设计规则 给出的是一组版图设计的最小允许尺寸， 设计者不能突破这些最小尺寸的 限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于 或等于设计规则的描述， 而不能小于这些尺寸， 它是集成电路版图设计的 依据。 这些规定是以掩膜版各层几何图形的宽度、 间距及重叠量等最小容 许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的 极限尺寸， 它所代表的是容差的要求。 电学设计规则给出的是将具体的工 艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据 4．在 VLSI 设计中，对互连线的要求和可能的互连线材料是什么？ 要求：低电阻值； 与器件之间的接触电阻低 ；长期可靠工作 材料：金属（低电阻率） ；多晶硅（中等电阻率） ；高掺杂区的硅(注入或 扩散)（中等电阻率） 5．在进行版图设计时为什么要制定版图设计规则？ 为了保证由这些基本单元及其相互连线构成的版图能够在工艺线上生产 出来， 在芯片尺寸尽可能小的前提下， 使得即使存在工艺偏差也可以正确 的制造出 IC，尽可能地提高电路制备的成品率。 6．版图验证和检查主要包括哪些方面？ � DRC(Design Rule Check)：几何设计规则检查； � ERC(Electrical Rule Check)：电学规则检查； � LVS(Loyout versus Schematic)：网表一致性检查； � LPE(Layout Parameter Extraction)：版图寄生参数提取； � POSTSIM：后仿真，检查版图寄生参数对设计的影响； 7、版图设计规则是根据什么制定出来的？为什么说它是集成电路的性能 和集成度与成品率之间的折衷？ 从图形如何精确地光刻到芯片上出发， 可以确定一些对几何图形的最小尺
寸限制规则，这些规则被称为设计规则。 设计规则是电路性能和成品率之间的折中，设计规则保守则成品率高， 但 电路面积大、性能差一些；设计规则激进，则电路性能好、面积小，但成 品率低。 8． 简述λ设计规则与微米设计规则各自的优缺点？ λ设计规则：优点：版图设计独立于工艺和实际尺寸，改变 λ值就可以得 到不同的设计规则；缺点：容易造成芯片面积浪费和工艺难度增加； 以微米为单位：现代 IC 设计普遍采用的方法，每个尺寸之间没有必然的 比例关系，提高每一尺寸的合理程度；简化度不高 9．标准单元法与门阵列法比较有何优点和缺点？ • (1) 芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也 没有无用的晶体管。 • (2) 可以保证 100％的连线布通率。 • (3) 单元可以根据设计要求临时加以特殊设计并加入库内，因而可以 得到较佳的电路性能。 • (4) 可以与全定制设计法相结合功能块。在芯片内放入经编译得到的 宏单元或人工设计的功能块。 标准单元法也存在缺点和问题； • (1) 原始投资大。单元库的开发需要投入大量的人力物力；当工艺变 化时， 单元的修改工作需要付出相当大的代价。 因而如何建立一个在比较 长的时间内能适应技术发展的单元库是一个突出问题。 (2)成本较高。由于掩膜版带要全部定制，芯片的加工也要经过全过 程，因而成本较高。因此只有芯片产量达到某一定额(几万至十几万)， 其 成本才可接受。 10． 随着工艺进入深亚微米， IC 器件的物理实现出现了哪些方面的变化？ 布图优化目标由芯片面积最小，调整到连线总延迟最小，性能优化，布图 中引入时延模型、时延分析 11． FPGA 与 CPLD 有何相似之处和不同之处？ FPGA 是 CPLD 的一个发展最快的分支； CPLD 内部结构 程序存储 资源类型 集成度 使用场合 速度 其他资源 保密性 可加密 Product－term 内部 EEPROM 组合电路资源丰富 低 完成控制逻辑 慢 － FPGA Look－up Table SRAM，外挂 EEPROM 触发器资源丰富 高 能完成比较复杂的 算法 快 EAB，锁相环 一般不能保密
的通道， 但这会导致无用的走线
( ) 区域， 因而浪费硅面积。 典型的 ( ) ( )
I
⎧ ⎪0 − − − − − − − − − − − − − − − − − − − − − − − V + V < V < V 截止 dd tp i dd ⎪ 2 ⎪ ⎪βp = − − − − − − − − − − − Vo + Vtp < Vi ≤ Vdd + Vtp 饱和 V − V − V ⎨ p i tp dd ⎪ 2 2 2 ⎪βp ⎡ ⎤ − − − − Vi < Vo + Vtp 线性 ⎪ ⎢ Vi −Vtp −Vdd V − V − V i tp o ⎥ 2 ⎪ ⎣ ⎦ ⎩
• FPGA 采用 SRAM 进行功能配置，可重复编程，但系统掉电后，SRAM 中 的数据丢失。CPLD 器件一般采用 EEPROM 存储技术，可重复编程，并且系 统掉电后，EEPROM 中的数据不会丢失，适于数据的保密。 • FPGA 器件含有丰富的触发器资源， CPLD 的与或阵列结构，使其适于 实现大规模的组合功能，但触发器资源相对较少。 • FPGA 为细粒度结构，CPLD 为粗粒度结构。 • CPLD 利用率较 FPGA 器件低。 • FPGA 为非连续式布线，CPLD 为连续式布线。 12．集成电路测试的目的是什么？ 集成电路测试的目的在于可以直观地检查设计的具体电路是否能像设计 者要求的那样正确的工作。 测试的另一个目的是希望通过测试确定电路失 效的原因以及失效所发生的具体部位， 以便改进设计和修正错误。 集成电 路是一种复杂的功能器件， 在开发和生产过程中出现一些错误和缺陷是不 可避免的。 测试的主要目的就是在生产中将合格的芯片与不合格的芯片区 分开， 保证产品的质量与可靠性。 此外需要通过测试对产品的质量与可靠 性加以监控。 13． 为什么说 MOS 管的工作速度与 L2 成反比？提高 MOS 管的工作速度方 法有哪些？ MOS 管的切换时间 τ =
电流方程如下：设 Vtp=-Vtn
⎧ ⎪0 − − − − − − − − − − − − − − − − − − − −0 ≤ Vi < Vtn 截止 ⎪ 2 ⎪ βn = V − V ⎨ I n 2 i tn − − − − − − − − − − − − − Vtn ≤ Vi < Vo +Vtn 饱和 ⎪ 2 2 ⎪ βn ⎡ ⎤ − − − − V0 + Vtn ≤ Vi 线性 V − V − − V V V ⎪2 ⎢ i i tn ⎥ tn o ⎦ ⎩ ⎣